r22_gcr_addr (reference) in projects: ThreadX-v6.4.1

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/ThreadX-v6.4.1/ports_smp/mips32_interaptiv_smp/gnu/example_build/
D	init_cm.S	65 sw a0, GCR_ACCESS(r22_gcr_addr) // GCR_ACCESS 68 lw a0, GCR_CONFIG(r22_gcr_addr) // Load GCR_CONFIG 74 sw a0, GCR_REG0_BASE(r22_gcr_addr) // GCR_REG0_BASE 75 sw a0, GCR_REG0_MASK(r22_gcr_addr) // GCR_REG0_MASK 76 sw a0, GCR_REG1_BASE(r22_gcr_addr) // GCR_REG1_BASE 77 sw a0, GCR_REG1_MASK(r22_gcr_addr) // GCR_REG1_MASK 78 sw a0, GCR_REG2_BASE(r22_gcr_addr) // GCR_REG2_BASE 79 sw a0, GCR_REG2_MASK(r22_gcr_addr) // GCR_REG2_MASK 80 sw a0, GCR_REG3_BASE(r22_gcr_addr) // GCR_REG3_BASE 81 sw a0, GCR_REG3_MASK(r22_gcr_addr) // GCR_REG3_MASK
D	init_L23caches.S	`75 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 78 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE 85 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 108 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 206 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE 208 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE`
D	join_domain.S	`65 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_COHERENCE)(r22_gcr_addr) // GCR_CL_COHERENCE 74 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_OTHER)(r22_gcr_addr) // GCR_CL_OTHER[CoreNum] 77 lw a0, (CORE_OTHER_CONTROL_BLOCK \| GCR_CO_COHERENCE)(r22_gcr_addr) // GCR_CO_COHERENCE`
D	init_cpc.S	`61 lw a0, GCR_CPC_STATUS(r22_gcr_addr) // Read GCR_CPC_STATUS 67 sw a0, GCR_CPC_BASE(r22_gcr_addr) // Write CPC_BASE address to GCR`
D	set_gpr_boot_values.S	`127 li r22_gcr_addr, GCR_CONFIG_ADDR 128 lw r8_core_num, (CORE_LOCAL_CONTROL_BLOCK + GCR_CL_ID) (r22_gcr_addr) // Load GCR_CL_ID 129 lw a0, GCR_CONFIG(r22_gcr_addr) // Load GCR_CONFIG`
D	release_mp.S	`81 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_OTHER)(r22_gcr_addr) // GCR_CL_OTHER 82 sw zero, 0x4000(r22_gcr_addr) // GCR_CO_RESET_RELEASE`
D	init_caches2.S	`140 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 143 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE 229 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE 231 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE`
D	boot.h	`89 #define r22_gcr_addr $22 /* s6 Uncached (kseg1) base address of the Global Config Registers. */ macro`
/ThreadX-v6.4.1/ports_smp/mips32_interaptiv_smp/green/example_build/
D	init_cm.mip	65 sw a0, GCR_ACCESS(r22_gcr_addr) // GCR_ACCESS 68 lw a0, GCR_CONFIG(r22_gcr_addr) // Load GCR_CONFIG 74 sw a0, GCR_REG0_BASE(r22_gcr_addr) // GCR_REG0_BASE 75 sw a0, GCR_REG0_MASK(r22_gcr_addr) // GCR_REG0_MASK 76 sw a0, GCR_REG1_BASE(r22_gcr_addr) // GCR_REG1_BASE 77 sw a0, GCR_REG1_MASK(r22_gcr_addr) // GCR_REG1_MASK 78 sw a0, GCR_REG2_BASE(r22_gcr_addr) // GCR_REG2_BASE 79 sw a0, GCR_REG2_MASK(r22_gcr_addr) // GCR_REG2_MASK 80 sw a0, GCR_REG3_BASE(r22_gcr_addr) // GCR_REG3_BASE 81 sw a0, GCR_REG3_MASK(r22_gcr_addr) // GCR_REG3_MASK
D	boot.h	`89 #define r22_gcr_addr $22 /* s6 Uncached (kseg1) base address of the Global Config Registers. */ macro`
D	init_L23caches.mip	`75 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 78 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE 85 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 108 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 206 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE 208 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE`
D	join_domain.mip	`65 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_COHERENCE)(r22_gcr_addr) // GCR_CL_COHERENCE 74 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_OTHER)(r22_gcr_addr) // GCR_CL_OTHER[CoreNum] 77 lw a0, (CORE_OTHER_CONTROL_BLOCK \| GCR_CO_COHERENCE)(r22_gcr_addr) // GCR_CO_COHERENCE`
D	set_gpr_boot_values.mip	`127 li r22_gcr_addr, GCR_CONFIG_ADDR 128 lw r8_core_num, (CORE_LOCAL_CONTROL_BLOCK + GCR_CL_ID) (r22_gcr_addr) // Load GCR_CL_ID 129 lw a0, GCR_CONFIG(r22_gcr_addr) // Load GCR_CONFIG`
D	init_cpc.mip	`61 lw a0, GCR_CPC_STATUS(r22_gcr_addr) // Read GCR_CPC_STATUS 67 sw a0, GCR_CPC_BASE(r22_gcr_addr) // Write CPC_BASE address to GCR`
D	release_mp.mip	`81 sw a0, (CORE_LOCAL_CONTROL_BLOCK \| GCR_CL_OTHER)(r22_gcr_addr) // GCR_CL_OTHER 82 sw zero, 0x4000(r22_gcr_addr) // GCR_CO_RESET_RELEASE`
D	init_caches2.mip	`140 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE 143 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE 229 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE 231 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE`