1 /** 2 * @file gpio_regs.h 3 * @brief Registers, Bit Masks and Bit Positions for the GPIO Peripheral Module. 4 * @note This file is @generated. 5 * @ingroup gpio_registers 6 */ 7 8 /****************************************************************************** 9 * 10 * Copyright (C) 2022-2023 Maxim Integrated Products, Inc. (now owned by 11 * Analog Devices, Inc.), 12 * Copyright (C) 2023-2024 Analog Devices, Inc. 13 * 14 * Licensed under the Apache License, Version 2.0 (the "License"); 15 * you may not use this file except in compliance with the License. 16 * You may obtain a copy of the License at 17 * 18 * http://www.apache.org/licenses/LICENSE-2.0 19 * 20 * Unless required by applicable law or agreed to in writing, software 21 * distributed under the License is distributed on an "AS IS" BASIS, 22 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. 23 * See the License for the specific language governing permissions and 24 * limitations under the License. 25 * 26 ******************************************************************************/ 27 28 #ifndef LIBRARIES_CMSIS_DEVICE_MAXIM_MAX32520_INCLUDE_GPIO_REGS_H_ 29 #define LIBRARIES_CMSIS_DEVICE_MAXIM_MAX32520_INCLUDE_GPIO_REGS_H_ 30 31 /* **** Includes **** */ 32 #include <stdint.h> 33 34 #ifdef __cplusplus 35 extern "C" { 36 #endif 37 38 #if defined (__ICCARM__) 39 #pragma system_include 40 #endif 41 42 #if defined (__CC_ARM) 43 #pragma anon_unions 44 #endif 45 /// @cond 46 /* 47 If types are not defined elsewhere (CMSIS) define them here 48 */ 49 #ifndef __IO 50 #define __IO volatile 51 #endif 52 #ifndef __I 53 #define __I volatile const 54 #endif 55 #ifndef __O 56 #define __O volatile 57 #endif 58 #ifndef __R 59 #define __R volatile const 60 #endif 61 /// @endcond 62 63 /* **** Definitions **** */ 64 65 /** 66 * @ingroup gpio 67 * @defgroup gpio_registers GPIO_Registers 68 * @brief Registers, Bit Masks and Bit Positions for the GPIO Peripheral Module. 69 * @details Individual I/O for each GPIO 70 */ 71 72 /** 73 * @ingroup gpio_registers 74 * Structure type to access the GPIO Registers. 75 */ 76 typedef struct { 77 __IO uint32_t en0; /**< <tt>\b 0x00:</tt> GPIO EN0 Register */ 78 __IO uint32_t en0_set; /**< <tt>\b 0x04:</tt> GPIO EN0_SET Register */ 79 __IO uint32_t en0_clr; /**< <tt>\b 0x08:</tt> GPIO EN0_CLR Register */ 80 __IO uint32_t out_en; /**< <tt>\b 0x0C:</tt> GPIO OUT_EN Register */ 81 __IO uint32_t out_en_set; /**< <tt>\b 0x10:</tt> GPIO OUT_EN_SET Register */ 82 __IO uint32_t out_en_clr; /**< <tt>\b 0x14:</tt> GPIO OUT_EN_CLR Register */ 83 __IO uint32_t out; /**< <tt>\b 0x18:</tt> GPIO OUT Register */ 84 __O uint32_t out_set; /**< <tt>\b 0x1C:</tt> GPIO OUT_SET Register */ 85 __O uint32_t out_clr; /**< <tt>\b 0x20:</tt> GPIO OUT_CLR Register */ 86 __I uint32_t in; /**< <tt>\b 0x24:</tt> GPIO IN Register */ 87 __IO uint32_t int_mod; /**< <tt>\b 0x28:</tt> GPIO INT_MOD Register */ 88 __IO uint32_t int_pol; /**< <tt>\b 0x2C:</tt> GPIO INT_POL Register */ 89 __IO uint32_t in_en; /**< <tt>\b 0x30:</tt> GPIO IN_EN Register */ 90 __IO uint32_t int_en; /**< <tt>\b 0x34:</tt> GPIO INT_EN Register */ 91 __IO uint32_t int_en_set; /**< <tt>\b 0x38:</tt> GPIO INT_EN_SET Register */ 92 __IO uint32_t int_en_clr; /**< <tt>\b 0x3C:</tt> GPIO INT_EN_CLR Register */ 93 __I uint32_t int_stat; /**< <tt>\b 0x40:</tt> GPIO INT_STAT Register */ 94 __R uint32_t rsv_0x44; 95 __IO uint32_t int_clr; /**< <tt>\b 0x48:</tt> GPIO INT_CLR Register */ 96 __IO uint32_t wake_en; /**< <tt>\b 0x4C:</tt> GPIO WAKE_EN Register */ 97 __IO uint32_t wake_en_set; /**< <tt>\b 0x50:</tt> GPIO WAKE_EN_SET Register */ 98 __IO uint32_t wake_en_clr; /**< <tt>\b 0x54:</tt> GPIO WAKE_EN_CLR Register */ 99 __R uint32_t rsv_0x58; 100 __IO uint32_t int_dual_edge; /**< <tt>\b 0x5C:</tt> GPIO INT_DUAL_EDGE Register */ 101 __IO uint32_t pdpu_sel0; /**< <tt>\b 0x60:</tt> GPIO PDPU_SEL0 Register */ 102 __IO uint32_t pdpu_sel1; /**< <tt>\b 0x64:</tt> GPIO PDPU_SEL1 Register */ 103 __IO uint32_t en1; /**< <tt>\b 0x68:</tt> GPIO EN1 Register */ 104 __IO uint32_t en1_set; /**< <tt>\b 0x6C:</tt> GPIO EN1_SET Register */ 105 __IO uint32_t en1_clr; /**< <tt>\b 0x70:</tt> GPIO EN1_CLR Register */ 106 __R uint32_t rsv_0x74_0xaf[15]; 107 __IO uint32_t ds_sel0; /**< <tt>\b 0xB0:</tt> GPIO DS_SEL0 Register */ 108 __IO uint32_t ds_sel1; /**< <tt>\b 0xB4:</tt> GPIO DS_SEL1 Register */ 109 __IO uint32_t pssel; /**< <tt>\b 0xB8:</tt> GPIO PSSEL Register */ 110 } mxc_gpio_regs_t; 111 112 /* Register offsets for module GPIO */ 113 /** 114 * @ingroup gpio_registers 115 * @defgroup GPIO_Register_Offsets Register Offsets 116 * @brief GPIO Peripheral Register Offsets from the GPIO Base Peripheral Address. 117 * @{ 118 */ 119 #define MXC_R_GPIO_EN0 ((uint32_t)0x00000000UL) /**< Offset from GPIO Base Address: <tt> 0x0000</tt> */ 120 #define MXC_R_GPIO_EN0_SET ((uint32_t)0x00000004UL) /**< Offset from GPIO Base Address: <tt> 0x0004</tt> */ 121 #define MXC_R_GPIO_EN0_CLR ((uint32_t)0x00000008UL) /**< Offset from GPIO Base Address: <tt> 0x0008</tt> */ 122 #define MXC_R_GPIO_OUT_EN ((uint32_t)0x0000000CUL) /**< Offset from GPIO Base Address: <tt> 0x000C</tt> */ 123 #define MXC_R_GPIO_OUT_EN_SET ((uint32_t)0x00000010UL) /**< Offset from GPIO Base Address: <tt> 0x0010</tt> */ 124 #define MXC_R_GPIO_OUT_EN_CLR ((uint32_t)0x00000014UL) /**< Offset from GPIO Base Address: <tt> 0x0014</tt> */ 125 #define MXC_R_GPIO_OUT ((uint32_t)0x00000018UL) /**< Offset from GPIO Base Address: <tt> 0x0018</tt> */ 126 #define MXC_R_GPIO_OUT_SET ((uint32_t)0x0000001CUL) /**< Offset from GPIO Base Address: <tt> 0x001C</tt> */ 127 #define MXC_R_GPIO_OUT_CLR ((uint32_t)0x00000020UL) /**< Offset from GPIO Base Address: <tt> 0x0020</tt> */ 128 #define MXC_R_GPIO_IN ((uint32_t)0x00000024UL) /**< Offset from GPIO Base Address: <tt> 0x0024</tt> */ 129 #define MXC_R_GPIO_INT_MOD ((uint32_t)0x00000028UL) /**< Offset from GPIO Base Address: <tt> 0x0028</tt> */ 130 #define MXC_R_GPIO_INT_POL ((uint32_t)0x0000002CUL) /**< Offset from GPIO Base Address: <tt> 0x002C</tt> */ 131 #define MXC_R_GPIO_IN_EN ((uint32_t)0x00000030UL) /**< Offset from GPIO Base Address: <tt> 0x0030</tt> */ 132 #define MXC_R_GPIO_INT_EN ((uint32_t)0x00000034UL) /**< Offset from GPIO Base Address: <tt> 0x0034</tt> */ 133 #define MXC_R_GPIO_INT_EN_SET ((uint32_t)0x00000038UL) /**< Offset from GPIO Base Address: <tt> 0x0038</tt> */ 134 #define MXC_R_GPIO_INT_EN_CLR ((uint32_t)0x0000003CUL) /**< Offset from GPIO Base Address: <tt> 0x003C</tt> */ 135 #define MXC_R_GPIO_INT_STAT ((uint32_t)0x00000040UL) /**< Offset from GPIO Base Address: <tt> 0x0040</tt> */ 136 #define MXC_R_GPIO_INT_CLR ((uint32_t)0x00000048UL) /**< Offset from GPIO Base Address: <tt> 0x0048</tt> */ 137 #define MXC_R_GPIO_WAKE_EN ((uint32_t)0x0000004CUL) /**< Offset from GPIO Base Address: <tt> 0x004C</tt> */ 138 #define MXC_R_GPIO_WAKE_EN_SET ((uint32_t)0x00000050UL) /**< Offset from GPIO Base Address: <tt> 0x0050</tt> */ 139 #define MXC_R_GPIO_WAKE_EN_CLR ((uint32_t)0x00000054UL) /**< Offset from GPIO Base Address: <tt> 0x0054</tt> */ 140 #define MXC_R_GPIO_INT_DUAL_EDGE ((uint32_t)0x0000005CUL) /**< Offset from GPIO Base Address: <tt> 0x005C</tt> */ 141 #define MXC_R_GPIO_PDPU_SEL0 ((uint32_t)0x00000060UL) /**< Offset from GPIO Base Address: <tt> 0x0060</tt> */ 142 #define MXC_R_GPIO_PDPU_SEL1 ((uint32_t)0x00000064UL) /**< Offset from GPIO Base Address: <tt> 0x0064</tt> */ 143 #define MXC_R_GPIO_EN1 ((uint32_t)0x00000068UL) /**< Offset from GPIO Base Address: <tt> 0x0068</tt> */ 144 #define MXC_R_GPIO_EN1_SET ((uint32_t)0x0000006CUL) /**< Offset from GPIO Base Address: <tt> 0x006C</tt> */ 145 #define MXC_R_GPIO_EN1_CLR ((uint32_t)0x00000070UL) /**< Offset from GPIO Base Address: <tt> 0x0070</tt> */ 146 #define MXC_R_GPIO_DS_SEL0 ((uint32_t)0x000000B0UL) /**< Offset from GPIO Base Address: <tt> 0x00B0</tt> */ 147 #define MXC_R_GPIO_DS_SEL1 ((uint32_t)0x000000B4UL) /**< Offset from GPIO Base Address: <tt> 0x00B4</tt> */ 148 #define MXC_R_GPIO_PSSEL ((uint32_t)0x000000B8UL) /**< Offset from GPIO Base Address: <tt> 0x00B8</tt> */ 149 /**@} end of group gpio_registers */ 150 151 /** 152 * @ingroup gpio_registers 153 * @defgroup GPIO_EN0 GPIO_EN0 154 * @brief GPIO Function Enable Register. Each bit controls the GPIO_EN setting for one 155 * GPIO pin on the associated port. 156 * @{ 157 */ 158 #define MXC_F_GPIO_EN0_GPIO_EN0_POS 0 /**< EN0_GPIO_EN0 Position */ 159 #define MXC_F_GPIO_EN0_GPIO_EN0 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN0_GPIO_EN0_POS)) /**< EN0_GPIO_EN0 Mask */ 160 #define MXC_V_GPIO_EN0_GPIO_EN0_ALTERNATE ((uint32_t)0x0UL) /**< EN0_GPIO_EN0_ALTERNATE Value */ 161 #define MXC_S_GPIO_EN0_GPIO_EN0_ALTERNATE (MXC_V_GPIO_EN0_GPIO_EN0_ALTERNATE << MXC_F_GPIO_EN0_GPIO_EN0_POS) /**< EN0_GPIO_EN0_ALTERNATE Setting */ 162 #define MXC_V_GPIO_EN0_GPIO_EN0_GPIO ((uint32_t)0x1UL) /**< EN0_GPIO_EN0_GPIO Value */ 163 #define MXC_S_GPIO_EN0_GPIO_EN0_GPIO (MXC_V_GPIO_EN0_GPIO_EN0_GPIO << MXC_F_GPIO_EN0_GPIO_EN0_POS) /**< EN0_GPIO_EN0_GPIO Setting */ 164 165 /**@} end of group GPIO_EN0_Register */ 166 167 /** 168 * @ingroup gpio_registers 169 * @defgroup GPIO_EN0_SET GPIO_EN0_SET 170 * @brief GPIO Set Function Enable Register. Writing a 1 to one or more bits in this 171 * register sets the bits in the same positions in GPIO_EN to 1, without affecting 172 * other bits in that register. 173 * @{ 174 */ 175 #define MXC_F_GPIO_EN0_SET_GPIO_EN0_SET_POS 0 /**< EN0_SET_GPIO_EN0_SET Position */ 176 #define MXC_F_GPIO_EN0_SET_GPIO_EN0_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN0_SET_GPIO_EN0_SET_POS)) /**< EN0_SET_GPIO_EN0_SET Mask */ 177 178 /**@} end of group GPIO_EN0_SET_Register */ 179 180 /** 181 * @ingroup gpio_registers 182 * @defgroup GPIO_EN0_CLR GPIO_EN0_CLR 183 * @brief GPIO Clear Function Enable Register. Writing a 1 to one or more bits in this 184 * register clears the bits in the same positions in GPIO_EN to 0, without 185 * affecting other bits in that register. 186 * @{ 187 */ 188 #define MXC_F_GPIO_EN0_CLR_GPIO_EN0_CLR_POS 0 /**< EN0_CLR_GPIO_EN0_CLR Position */ 189 #define MXC_F_GPIO_EN0_CLR_GPIO_EN0_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN0_CLR_GPIO_EN0_CLR_POS)) /**< EN0_CLR_GPIO_EN0_CLR Mask */ 190 191 /**@} end of group GPIO_EN0_CLR_Register */ 192 193 /** 194 * @ingroup gpio_registers 195 * @defgroup GPIO_OUT_EN GPIO_OUT_EN 196 * @brief GPIO Output Enable Register. Each bit controls the GPIO_OUT_EN setting for one 197 * GPIO pin in the associated port. 198 * @{ 199 */ 200 #define MXC_F_GPIO_OUT_EN_GPIO_OUT_EN_POS 0 /**< OUT_EN_GPIO_OUT_EN Position */ 201 #define MXC_F_GPIO_OUT_EN_GPIO_OUT_EN ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_EN_GPIO_OUT_EN_POS)) /**< OUT_EN_GPIO_OUT_EN Mask */ 202 #define MXC_V_GPIO_OUT_EN_GPIO_OUT_EN_DIS ((uint32_t)0x0UL) /**< OUT_EN_GPIO_OUT_EN_DIS Value */ 203 #define MXC_S_GPIO_OUT_EN_GPIO_OUT_EN_DIS (MXC_V_GPIO_OUT_EN_GPIO_OUT_EN_DIS << MXC_F_GPIO_OUT_EN_GPIO_OUT_EN_POS) /**< OUT_EN_GPIO_OUT_EN_DIS Setting */ 204 #define MXC_V_GPIO_OUT_EN_GPIO_OUT_EN_EN ((uint32_t)0x1UL) /**< OUT_EN_GPIO_OUT_EN_EN Value */ 205 #define MXC_S_GPIO_OUT_EN_GPIO_OUT_EN_EN (MXC_V_GPIO_OUT_EN_GPIO_OUT_EN_EN << MXC_F_GPIO_OUT_EN_GPIO_OUT_EN_POS) /**< OUT_EN_GPIO_OUT_EN_EN Setting */ 206 207 /**@} end of group GPIO_OUT_EN_Register */ 208 209 /** 210 * @ingroup gpio_registers 211 * @defgroup GPIO_OUT_EN_SET GPIO_OUT_EN_SET 212 * @brief GPIO Output Enable Set Function Enable Register. Writing a 1 to one or more bits 213 * in this register sets the bits in the same positions in GPIO_OUT_EN to 1, 214 * without affecting other bits in that register. 215 * @{ 216 */ 217 #define MXC_F_GPIO_OUT_EN_SET_GPIO_OUT_EN_SET_POS 0 /**< OUT_EN_SET_GPIO_OUT_EN_SET Position */ 218 #define MXC_F_GPIO_OUT_EN_SET_GPIO_OUT_EN_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_EN_SET_GPIO_OUT_EN_SET_POS)) /**< OUT_EN_SET_GPIO_OUT_EN_SET Mask */ 219 220 /**@} end of group GPIO_OUT_EN_SET_Register */ 221 222 /** 223 * @ingroup gpio_registers 224 * @defgroup GPIO_OUT_EN_CLR GPIO_OUT_EN_CLR 225 * @brief GPIO Output Enable Clear Function Enable Register. Writing a 1 to one or more 226 * bits in this register clears the bits in the same positions in GPIO_OUT_EN to 0, 227 * without affecting other bits in that register. 228 * @{ 229 */ 230 #define MXC_F_GPIO_OUT_EN_CLR_GPIO_OUT_EN_CLR_POS 0 /**< OUT_EN_CLR_GPIO_OUT_EN_CLR Position */ 231 #define MXC_F_GPIO_OUT_EN_CLR_GPIO_OUT_EN_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_EN_CLR_GPIO_OUT_EN_CLR_POS)) /**< OUT_EN_CLR_GPIO_OUT_EN_CLR Mask */ 232 233 /**@} end of group GPIO_OUT_EN_CLR_Register */ 234 235 /** 236 * @ingroup gpio_registers 237 * @defgroup GPIO_OUT GPIO_OUT 238 * @brief GPIO Output Register. Each bit controls the GPIO_OUT setting for one pin in the 239 * associated port. This register can be written either directly, or by using the 240 * GPIO_OUT_SET and GPIO_OUT_CLR registers. 241 * @{ 242 */ 243 #define MXC_F_GPIO_OUT_GPIO_OUT_POS 0 /**< OUT_GPIO_OUT Position */ 244 #define MXC_F_GPIO_OUT_GPIO_OUT ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_GPIO_OUT_POS)) /**< OUT_GPIO_OUT Mask */ 245 #define MXC_V_GPIO_OUT_GPIO_OUT_LOW ((uint32_t)0x0UL) /**< OUT_GPIO_OUT_LOW Value */ 246 #define MXC_S_GPIO_OUT_GPIO_OUT_LOW (MXC_V_GPIO_OUT_GPIO_OUT_LOW << MXC_F_GPIO_OUT_GPIO_OUT_POS) /**< OUT_GPIO_OUT_LOW Setting */ 247 #define MXC_V_GPIO_OUT_GPIO_OUT_HIGH ((uint32_t)0x1UL) /**< OUT_GPIO_OUT_HIGH Value */ 248 #define MXC_S_GPIO_OUT_GPIO_OUT_HIGH (MXC_V_GPIO_OUT_GPIO_OUT_HIGH << MXC_F_GPIO_OUT_GPIO_OUT_POS) /**< OUT_GPIO_OUT_HIGH Setting */ 249 250 /**@} end of group GPIO_OUT_Register */ 251 252 /** 253 * @ingroup gpio_registers 254 * @defgroup GPIO_OUT_SET GPIO_OUT_SET 255 * @brief GPIO Output Set. Writing a 1 to one or more bits in this register sets the bits 256 * in the same positions in GPIO_OUT to 1, without affecting other bits in that 257 * register. 258 * @{ 259 */ 260 #define MXC_F_GPIO_OUT_SET_GPIO_OUT_SET_POS 0 /**< OUT_SET_GPIO_OUT_SET Position */ 261 #define MXC_F_GPIO_OUT_SET_GPIO_OUT_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_SET_GPIO_OUT_SET_POS)) /**< OUT_SET_GPIO_OUT_SET Mask */ 262 #define MXC_V_GPIO_OUT_SET_GPIO_OUT_SET_NO ((uint32_t)0x0UL) /**< OUT_SET_GPIO_OUT_SET_NO Value */ 263 #define MXC_S_GPIO_OUT_SET_GPIO_OUT_SET_NO (MXC_V_GPIO_OUT_SET_GPIO_OUT_SET_NO << MXC_F_GPIO_OUT_SET_GPIO_OUT_SET_POS) /**< OUT_SET_GPIO_OUT_SET_NO Setting */ 264 #define MXC_V_GPIO_OUT_SET_GPIO_OUT_SET_SET ((uint32_t)0x1UL) /**< OUT_SET_GPIO_OUT_SET_SET Value */ 265 #define MXC_S_GPIO_OUT_SET_GPIO_OUT_SET_SET (MXC_V_GPIO_OUT_SET_GPIO_OUT_SET_SET << MXC_F_GPIO_OUT_SET_GPIO_OUT_SET_POS) /**< OUT_SET_GPIO_OUT_SET_SET Setting */ 266 267 /**@} end of group GPIO_OUT_SET_Register */ 268 269 /** 270 * @ingroup gpio_registers 271 * @defgroup GPIO_OUT_CLR GPIO_OUT_CLR 272 * @brief GPIO Output Clear. Writing a 1 to one or more bits in this register clears the 273 * bits in the same positions in GPIO_OUT to 0, without affecting other bits in 274 * that register. 275 * @{ 276 */ 277 #define MXC_F_GPIO_OUT_CLR_GPIO_OUT_CLR_POS 0 /**< OUT_CLR_GPIO_OUT_CLR Position */ 278 #define MXC_F_GPIO_OUT_CLR_GPIO_OUT_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_OUT_CLR_GPIO_OUT_CLR_POS)) /**< OUT_CLR_GPIO_OUT_CLR Mask */ 279 280 /**@} end of group GPIO_OUT_CLR_Register */ 281 282 /** 283 * @ingroup gpio_registers 284 * @defgroup GPIO_IN GPIO_IN 285 * @brief GPIO Input Register. Read-only register to read from the logic states of the 286 * GPIO pins on this port. 287 * @{ 288 */ 289 #define MXC_F_GPIO_IN_GPIO_IN_POS 0 /**< IN_GPIO_IN Position */ 290 #define MXC_F_GPIO_IN_GPIO_IN ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_IN_GPIO_IN_POS)) /**< IN_GPIO_IN Mask */ 291 292 /**@} end of group GPIO_IN_Register */ 293 294 /** 295 * @ingroup gpio_registers 296 * @defgroup GPIO_INT_MOD GPIO_INT_MOD 297 * @brief GPIO Interrupt Mode Register. Each bit in this register controls the interrupt 298 * mode setting for the associated GPIO pin on this port. 299 * @{ 300 */ 301 #define MXC_F_GPIO_INT_MOD_GPIO_INT_MOD_POS 0 /**< INT_MOD_GPIO_INT_MOD Position */ 302 #define MXC_F_GPIO_INT_MOD_GPIO_INT_MOD ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_MOD_GPIO_INT_MOD_POS)) /**< INT_MOD_GPIO_INT_MOD Mask */ 303 #define MXC_V_GPIO_INT_MOD_GPIO_INT_MOD_LEVEL ((uint32_t)0x0UL) /**< INT_MOD_GPIO_INT_MOD_LEVEL Value */ 304 #define MXC_S_GPIO_INT_MOD_GPIO_INT_MOD_LEVEL (MXC_V_GPIO_INT_MOD_GPIO_INT_MOD_LEVEL << MXC_F_GPIO_INT_MOD_GPIO_INT_MOD_POS) /**< INT_MOD_GPIO_INT_MOD_LEVEL Setting */ 305 #define MXC_V_GPIO_INT_MOD_GPIO_INT_MOD_EDGE ((uint32_t)0x1UL) /**< INT_MOD_GPIO_INT_MOD_EDGE Value */ 306 #define MXC_S_GPIO_INT_MOD_GPIO_INT_MOD_EDGE (MXC_V_GPIO_INT_MOD_GPIO_INT_MOD_EDGE << MXC_F_GPIO_INT_MOD_GPIO_INT_MOD_POS) /**< INT_MOD_GPIO_INT_MOD_EDGE Setting */ 307 308 /**@} end of group GPIO_INT_MOD_Register */ 309 310 /** 311 * @ingroup gpio_registers 312 * @defgroup GPIO_INT_POL GPIO_INT_POL 313 * @brief GPIO Interrupt Polarity Register. Each bit in this register controls the 314 * interrupt polarity setting for one GPIO pin in the associated port. 315 * @{ 316 */ 317 #define MXC_F_GPIO_INT_POL_GPIO_INT_POL_POS 0 /**< INT_POL_GPIO_INT_POL Position */ 318 #define MXC_F_GPIO_INT_POL_GPIO_INT_POL ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_POL_GPIO_INT_POL_POS)) /**< INT_POL_GPIO_INT_POL Mask */ 319 #define MXC_V_GPIO_INT_POL_GPIO_INT_POL_FALLING ((uint32_t)0x0UL) /**< INT_POL_GPIO_INT_POL_FALLING Value */ 320 #define MXC_S_GPIO_INT_POL_GPIO_INT_POL_FALLING (MXC_V_GPIO_INT_POL_GPIO_INT_POL_FALLING << MXC_F_GPIO_INT_POL_GPIO_INT_POL_POS) /**< INT_POL_GPIO_INT_POL_FALLING Setting */ 321 #define MXC_V_GPIO_INT_POL_GPIO_INT_POL_RISING ((uint32_t)0x1UL) /**< INT_POL_GPIO_INT_POL_RISING Value */ 322 #define MXC_S_GPIO_INT_POL_GPIO_INT_POL_RISING (MXC_V_GPIO_INT_POL_GPIO_INT_POL_RISING << MXC_F_GPIO_INT_POL_GPIO_INT_POL_POS) /**< INT_POL_GPIO_INT_POL_RISING Setting */ 323 324 /**@} end of group GPIO_INT_POL_Register */ 325 326 /** 327 * @ingroup gpio_registers 328 * @defgroup GPIO_IN_EN GPIO_IN_EN 329 * @brief GPIO Input Enable 330 * @{ 331 */ 332 #define MXC_F_GPIO_IN_EN_GPIO_IN_EN_POS 0 /**< IN_EN_GPIO_IN_EN Position */ 333 #define MXC_F_GPIO_IN_EN_GPIO_IN_EN ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_IN_EN_GPIO_IN_EN_POS)) /**< IN_EN_GPIO_IN_EN Mask */ 334 #define MXC_V_GPIO_IN_EN_GPIO_IN_EN_NOT_CONNECTED ((uint32_t)0x0UL) /**< IN_EN_GPIO_IN_EN_NOT_CONNECTED Value */ 335 #define MXC_S_GPIO_IN_EN_GPIO_IN_EN_NOT_CONNECTED (MXC_V_GPIO_IN_EN_GPIO_IN_EN_NOT_CONNECTED << MXC_F_GPIO_IN_EN_GPIO_IN_EN_POS) /**< IN_EN_GPIO_IN_EN_NOT_CONNECTED Setting */ 336 #define MXC_V_GPIO_IN_EN_GPIO_IN_EN_CONNECTED ((uint32_t)0x1UL) /**< IN_EN_GPIO_IN_EN_CONNECTED Value */ 337 #define MXC_S_GPIO_IN_EN_GPIO_IN_EN_CONNECTED (MXC_V_GPIO_IN_EN_GPIO_IN_EN_CONNECTED << MXC_F_GPIO_IN_EN_GPIO_IN_EN_POS) /**< IN_EN_GPIO_IN_EN_CONNECTED Setting */ 338 339 /**@} end of group GPIO_IN_EN_Register */ 340 341 /** 342 * @ingroup gpio_registers 343 * @defgroup GPIO_INT_EN GPIO_INT_EN 344 * @brief GPIO Interrupt Enable Register. Each bit in this register controls the GPIO 345 * interrupt enable for the associated pin on the GPIO port. 346 * @{ 347 */ 348 #define MXC_F_GPIO_INT_EN_GPIO_INT_EN_POS 0 /**< INT_EN_GPIO_INT_EN Position */ 349 #define MXC_F_GPIO_INT_EN_GPIO_INT_EN ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_EN_GPIO_INT_EN_POS)) /**< INT_EN_GPIO_INT_EN Mask */ 350 #define MXC_V_GPIO_INT_EN_GPIO_INT_EN_DIS ((uint32_t)0x0UL) /**< INT_EN_GPIO_INT_EN_DIS Value */ 351 #define MXC_S_GPIO_INT_EN_GPIO_INT_EN_DIS (MXC_V_GPIO_INT_EN_GPIO_INT_EN_DIS << MXC_F_GPIO_INT_EN_GPIO_INT_EN_POS) /**< INT_EN_GPIO_INT_EN_DIS Setting */ 352 #define MXC_V_GPIO_INT_EN_GPIO_INT_EN_EN ((uint32_t)0x1UL) /**< INT_EN_GPIO_INT_EN_EN Value */ 353 #define MXC_S_GPIO_INT_EN_GPIO_INT_EN_EN (MXC_V_GPIO_INT_EN_GPIO_INT_EN_EN << MXC_F_GPIO_INT_EN_GPIO_INT_EN_POS) /**< INT_EN_GPIO_INT_EN_EN Setting */ 354 355 /**@} end of group GPIO_INT_EN_Register */ 356 357 /** 358 * @ingroup gpio_registers 359 * @defgroup GPIO_INT_EN_SET GPIO_INT_EN_SET 360 * @brief GPIO Interrupt Enable Set. Writing a 1 to one or more bits in this register sets 361 * the bits in the same positions in GPIO_INT_EN to 1, without affecting other bits 362 * in that register. 363 * @{ 364 */ 365 #define MXC_F_GPIO_INT_EN_SET_GPIO_INT_EN_SET_POS 0 /**< INT_EN_SET_GPIO_INT_EN_SET Position */ 366 #define MXC_F_GPIO_INT_EN_SET_GPIO_INT_EN_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_EN_SET_GPIO_INT_EN_SET_POS)) /**< INT_EN_SET_GPIO_INT_EN_SET Mask */ 367 #define MXC_V_GPIO_INT_EN_SET_GPIO_INT_EN_SET_NO ((uint32_t)0x0UL) /**< INT_EN_SET_GPIO_INT_EN_SET_NO Value */ 368 #define MXC_S_GPIO_INT_EN_SET_GPIO_INT_EN_SET_NO (MXC_V_GPIO_INT_EN_SET_GPIO_INT_EN_SET_NO << MXC_F_GPIO_INT_EN_SET_GPIO_INT_EN_SET_POS) /**< INT_EN_SET_GPIO_INT_EN_SET_NO Setting */ 369 #define MXC_V_GPIO_INT_EN_SET_GPIO_INT_EN_SET_SET ((uint32_t)0x1UL) /**< INT_EN_SET_GPIO_INT_EN_SET_SET Value */ 370 #define MXC_S_GPIO_INT_EN_SET_GPIO_INT_EN_SET_SET (MXC_V_GPIO_INT_EN_SET_GPIO_INT_EN_SET_SET << MXC_F_GPIO_INT_EN_SET_GPIO_INT_EN_SET_POS) /**< INT_EN_SET_GPIO_INT_EN_SET_SET Setting */ 371 372 /**@} end of group GPIO_INT_EN_SET_Register */ 373 374 /** 375 * @ingroup gpio_registers 376 * @defgroup GPIO_INT_EN_CLR GPIO_INT_EN_CLR 377 * @brief GPIO Interrupt Enable Clear. Writing a 1 to one or more bits in this register 378 * clears the bits in the same positions in GPIO_INT_EN to 0, without affecting 379 * other bits in that register. 380 * @{ 381 */ 382 #define MXC_F_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_POS 0 /**< INT_EN_CLR_GPIO_INT_EN_CLR Position */ 383 #define MXC_F_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_POS)) /**< INT_EN_CLR_GPIO_INT_EN_CLR Mask */ 384 #define MXC_V_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_NO ((uint32_t)0x0UL) /**< INT_EN_CLR_GPIO_INT_EN_CLR_NO Value */ 385 #define MXC_S_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_NO (MXC_V_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_NO << MXC_F_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_POS) /**< INT_EN_CLR_GPIO_INT_EN_CLR_NO Setting */ 386 #define MXC_V_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_CLEAR ((uint32_t)0x1UL) /**< INT_EN_CLR_GPIO_INT_EN_CLR_CLEAR Value */ 387 #define MXC_S_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_CLEAR (MXC_V_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_CLEAR << MXC_F_GPIO_INT_EN_CLR_GPIO_INT_EN_CLR_POS) /**< INT_EN_CLR_GPIO_INT_EN_CLR_CLEAR Setting */ 388 389 /**@} end of group GPIO_INT_EN_CLR_Register */ 390 391 /** 392 * @ingroup gpio_registers 393 * @defgroup GPIO_INT_STAT GPIO_INT_STAT 394 * @brief GPIO Interrupt Status Register. Each bit in this register contains the pending 395 * interrupt status for the associated GPIO pin in this port. 396 * @{ 397 */ 398 #define MXC_F_GPIO_INT_STAT_GPIO_INT_STAT_POS 0 /**< INT_STAT_GPIO_INT_STAT Position */ 399 #define MXC_F_GPIO_INT_STAT_GPIO_INT_STAT ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_STAT_GPIO_INT_STAT_POS)) /**< INT_STAT_GPIO_INT_STAT Mask */ 400 #define MXC_V_GPIO_INT_STAT_GPIO_INT_STAT_NO ((uint32_t)0x0UL) /**< INT_STAT_GPIO_INT_STAT_NO Value */ 401 #define MXC_S_GPIO_INT_STAT_GPIO_INT_STAT_NO (MXC_V_GPIO_INT_STAT_GPIO_INT_STAT_NO << MXC_F_GPIO_INT_STAT_GPIO_INT_STAT_POS) /**< INT_STAT_GPIO_INT_STAT_NO Setting */ 402 #define MXC_V_GPIO_INT_STAT_GPIO_INT_STAT_PENDING ((uint32_t)0x1UL) /**< INT_STAT_GPIO_INT_STAT_PENDING Value */ 403 #define MXC_S_GPIO_INT_STAT_GPIO_INT_STAT_PENDING (MXC_V_GPIO_INT_STAT_GPIO_INT_STAT_PENDING << MXC_F_GPIO_INT_STAT_GPIO_INT_STAT_POS) /**< INT_STAT_GPIO_INT_STAT_PENDING Setting */ 404 405 /**@} end of group GPIO_INT_STAT_Register */ 406 407 /** 408 * @ingroup gpio_registers 409 * @defgroup GPIO_INT_CLR GPIO_INT_CLR 410 * @brief GPIO Status Clear. Writing a 1 to one or more bits in this register clears the 411 * bits in the same positions in GPIO_INT_STAT to 0, without affecting other bits 412 * in that register. 413 * @{ 414 */ 415 #define MXC_F_GPIO_INT_CLR_GPIO_INT_CLR_POS 0 /**< INT_CLR_GPIO_INT_CLR Position */ 416 #define MXC_F_GPIO_INT_CLR_GPIO_INT_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_CLR_GPIO_INT_CLR_POS)) /**< INT_CLR_GPIO_INT_CLR Mask */ 417 418 /**@} end of group GPIO_INT_CLR_Register */ 419 420 /** 421 * @ingroup gpio_registers 422 * @defgroup GPIO_WAKE_EN GPIO_WAKE_EN 423 * @brief GPIO Wake Enable Register. Each bit in this register controls the PMU wakeup 424 * enable for the associated GPIO pin in this port. 425 * @{ 426 */ 427 #define MXC_F_GPIO_WAKE_EN_GPIO_WAKE_EN_POS 0 /**< WAKE_EN_GPIO_WAKE_EN Position */ 428 #define MXC_F_GPIO_WAKE_EN_GPIO_WAKE_EN ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_WAKE_EN_GPIO_WAKE_EN_POS)) /**< WAKE_EN_GPIO_WAKE_EN Mask */ 429 #define MXC_V_GPIO_WAKE_EN_GPIO_WAKE_EN_DIS ((uint32_t)0x0UL) /**< WAKE_EN_GPIO_WAKE_EN_DIS Value */ 430 #define MXC_S_GPIO_WAKE_EN_GPIO_WAKE_EN_DIS (MXC_V_GPIO_WAKE_EN_GPIO_WAKE_EN_DIS << MXC_F_GPIO_WAKE_EN_GPIO_WAKE_EN_POS) /**< WAKE_EN_GPIO_WAKE_EN_DIS Setting */ 431 #define MXC_V_GPIO_WAKE_EN_GPIO_WAKE_EN_EN ((uint32_t)0x1UL) /**< WAKE_EN_GPIO_WAKE_EN_EN Value */ 432 #define MXC_S_GPIO_WAKE_EN_GPIO_WAKE_EN_EN (MXC_V_GPIO_WAKE_EN_GPIO_WAKE_EN_EN << MXC_F_GPIO_WAKE_EN_GPIO_WAKE_EN_POS) /**< WAKE_EN_GPIO_WAKE_EN_EN Setting */ 433 434 /**@} end of group GPIO_WAKE_EN_Register */ 435 436 /** 437 * @ingroup gpio_registers 438 * @defgroup GPIO_WAKE_EN_SET GPIO_WAKE_EN_SET 439 * @brief GPIO Wake Enable Set. Writing a 1 to one or more bits in this register sets the 440 * bits in the same positions in GPIO_WAKE_EN to 1, without affecting other bits in 441 * that register. 442 * @{ 443 */ 444 #define MXC_F_GPIO_WAKE_EN_SET_GPIO_WAKE_EN_SET_POS 0 /**< WAKE_EN_SET_GPIO_WAKE_EN_SET Position */ 445 #define MXC_F_GPIO_WAKE_EN_SET_GPIO_WAKE_EN_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_WAKE_EN_SET_GPIO_WAKE_EN_SET_POS)) /**< WAKE_EN_SET_GPIO_WAKE_EN_SET Mask */ 446 447 /**@} end of group GPIO_WAKE_EN_SET_Register */ 448 449 /** 450 * @ingroup gpio_registers 451 * @defgroup GPIO_WAKE_EN_CLR GPIO_WAKE_EN_CLR 452 * @brief GPIO Wake Enable Clear. Writing a 1 to one or more bits in this register clears 453 * the bits in the same positions in GPIO_WAKE_EN to 0, without affecting other 454 * bits in that register. 455 * @{ 456 */ 457 #define MXC_F_GPIO_WAKE_EN_CLR_GPIO_WAKE_EN_CLR_POS 0 /**< WAKE_EN_CLR_GPIO_WAKE_EN_CLR Position */ 458 #define MXC_F_GPIO_WAKE_EN_CLR_GPIO_WAKE_EN_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_WAKE_EN_CLR_GPIO_WAKE_EN_CLR_POS)) /**< WAKE_EN_CLR_GPIO_WAKE_EN_CLR Mask */ 459 460 /**@} end of group GPIO_WAKE_EN_CLR_Register */ 461 462 /** 463 * @ingroup gpio_registers 464 * @defgroup GPIO_INT_DUAL_EDGE GPIO_INT_DUAL_EDGE 465 * @brief GPIO Interrupt Dual Edge Mode Register. Each bit in this register selects dual 466 * edge mode for the associated GPIO pin in this port. 467 * @{ 468 */ 469 #define MXC_F_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_POS 0 /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE Position */ 470 #define MXC_F_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_POS)) /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE Mask */ 471 #define MXC_V_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_NO ((uint32_t)0x0UL) /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_NO Value */ 472 #define MXC_S_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_NO (MXC_V_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_NO << MXC_F_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_POS) /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_NO Setting */ 473 #define MXC_V_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_EN ((uint32_t)0x1UL) /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_EN Value */ 474 #define MXC_S_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_EN (MXC_V_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_EN << MXC_F_GPIO_INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_POS) /**< INT_DUAL_EDGE_GPIO_INT_DUAL_EDGE_EN Setting */ 475 476 /**@} end of group GPIO_INT_DUAL_EDGE_Register */ 477 478 /** 479 * @ingroup gpio_registers 480 * @defgroup GPIO_PDPU_SEL0 GPIO_PDPU_SEL0 481 * @brief GPIO Input Mode Config 1. Each bit in this register enables the weak pull-up for 482 * the associated GPIO pin in this port. 483 * @{ 484 */ 485 #define MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_POS 0 /**< PDPU_SEL0_GPIO_PDPU_SEL0 Position */ 486 #define MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_POS)) /**< PDPU_SEL0_GPIO_PDPU_SEL0 Mask */ 487 #define MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_IMPEDANCE ((uint32_t)0x0UL) /**< PDPU_SEL0_GPIO_PDPU_SEL0_IMPEDANCE Value */ 488 #define MXC_S_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_IMPEDANCE (MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_IMPEDANCE << MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_POS) /**< PDPU_SEL0_GPIO_PDPU_SEL0_IMPEDANCE Setting */ 489 #define MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PU ((uint32_t)0x1UL) /**< PDPU_SEL0_GPIO_PDPU_SEL0_PU Value */ 490 #define MXC_S_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PU (MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PU << MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_POS) /**< PDPU_SEL0_GPIO_PDPU_SEL0_PU Setting */ 491 #define MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PD ((uint32_t)0x2UL) /**< PDPU_SEL0_GPIO_PDPU_SEL0_PD Value */ 492 #define MXC_S_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PD (MXC_V_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_PD << MXC_F_GPIO_PDPU_SEL0_GPIO_PDPU_SEL0_POS) /**< PDPU_SEL0_GPIO_PDPU_SEL0_PD Setting */ 493 494 /**@} end of group GPIO_PDPU_SEL0_Register */ 495 496 /** 497 * @ingroup gpio_registers 498 * @defgroup GPIO_PDPU_SEL1 GPIO_PDPU_SEL1 499 * @brief GPIO Input Mode Config 2. Each bit in this register enables the weak pull-up for 500 * the associated GPIO pin in this port. 501 * @{ 502 */ 503 #define MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_POS 0 /**< PDPU_SEL1_GPIO_PDPU_SEL1 Position */ 504 #define MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_POS)) /**< PDPU_SEL1_GPIO_PDPU_SEL1 Mask */ 505 #define MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_IMPEDANCE ((uint32_t)0x0UL) /**< PDPU_SEL1_GPIO_PDPU_SEL1_IMPEDANCE Value */ 506 #define MXC_S_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_IMPEDANCE (MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_IMPEDANCE << MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_POS) /**< PDPU_SEL1_GPIO_PDPU_SEL1_IMPEDANCE Setting */ 507 #define MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PU ((uint32_t)0x1UL) /**< PDPU_SEL1_GPIO_PDPU_SEL1_PU Value */ 508 #define MXC_S_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PU (MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PU << MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_POS) /**< PDPU_SEL1_GPIO_PDPU_SEL1_PU Setting */ 509 #define MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PD ((uint32_t)0x2UL) /**< PDPU_SEL1_GPIO_PDPU_SEL1_PD Value */ 510 #define MXC_S_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PD (MXC_V_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_PD << MXC_F_GPIO_PDPU_SEL1_GPIO_PDPU_SEL1_POS) /**< PDPU_SEL1_GPIO_PDPU_SEL1_PD Setting */ 511 512 /**@} end of group GPIO_PDPU_SEL1_Register */ 513 514 /** 515 * @ingroup gpio_registers 516 * @defgroup GPIO_EN1 GPIO_EN1 517 * @brief GPIO Alternate Function Enable Register. Each bit in this register selects 518 * between primary/secondary functions for the associated GPIO pin in this port. 519 * @{ 520 */ 521 #define MXC_F_GPIO_EN1_GPIO_EN1_POS 0 /**< EN1_GPIO_EN1 Position */ 522 #define MXC_F_GPIO_EN1_GPIO_EN1 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN1_GPIO_EN1_POS)) /**< EN1_GPIO_EN1 Mask */ 523 #define MXC_V_GPIO_EN1_GPIO_EN1_PRIMARY ((uint32_t)0x0UL) /**< EN1_GPIO_EN1_PRIMARY Value */ 524 #define MXC_S_GPIO_EN1_GPIO_EN1_PRIMARY (MXC_V_GPIO_EN1_GPIO_EN1_PRIMARY << MXC_F_GPIO_EN1_GPIO_EN1_POS) /**< EN1_GPIO_EN1_PRIMARY Setting */ 525 #define MXC_V_GPIO_EN1_GPIO_EN1_SECONDARY ((uint32_t)0x1UL) /**< EN1_GPIO_EN1_SECONDARY Value */ 526 #define MXC_S_GPIO_EN1_GPIO_EN1_SECONDARY (MXC_V_GPIO_EN1_GPIO_EN1_SECONDARY << MXC_F_GPIO_EN1_GPIO_EN1_POS) /**< EN1_GPIO_EN1_SECONDARY Setting */ 527 528 /**@} end of group GPIO_EN1_Register */ 529 530 /** 531 * @ingroup gpio_registers 532 * @defgroup GPIO_EN1_SET GPIO_EN1_SET 533 * @brief GPIO Alternate Function Set. Writing a 1 to one or more bits in this register 534 * sets the bits in the same positions in GPIO_EN1 to 1, without affecting other 535 * bits in that register. 536 * @{ 537 */ 538 #define MXC_F_GPIO_EN1_SET_GPIO_EN1_SET_POS 0 /**< EN1_SET_GPIO_EN1_SET Position */ 539 #define MXC_F_GPIO_EN1_SET_GPIO_EN1_SET ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN1_SET_GPIO_EN1_SET_POS)) /**< EN1_SET_GPIO_EN1_SET Mask */ 540 541 /**@} end of group GPIO_EN1_SET_Register */ 542 543 /** 544 * @ingroup gpio_registers 545 * @defgroup GPIO_EN1_CLR GPIO_EN1_CLR 546 * @brief GPIO Alternate Function Clear. Writing a 1 to one or more bits in this register 547 * clears the bits in the same positions in GPIO_EN1 to 0, without affecting other 548 * bits in that register. 549 * @{ 550 */ 551 #define MXC_F_GPIO_EN1_CLR_GPIO_EN1_CLR_POS 0 /**< EN1_CLR_GPIO_EN1_CLR Position */ 552 #define MXC_F_GPIO_EN1_CLR_GPIO_EN1_CLR ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_EN1_CLR_GPIO_EN1_CLR_POS)) /**< EN1_CLR_GPIO_EN1_CLR Mask */ 553 554 /**@} end of group GPIO_EN1_CLR_Register */ 555 556 /** 557 * @ingroup gpio_registers 558 * @defgroup GPIO_DS_SEL0 GPIO_DS_SEL0 559 * @brief GPIO Drive Strength Register. Each bit in this register selects the drive 560 * strength for the associated GPIO pin in this port. Refer to the Datasheet for 561 * sink/source current of GPIO pins in each mode. 562 * @{ 563 */ 564 #define MXC_F_GPIO_DS_SEL0_DS_SEL0_POS 0 /**< DS_SEL0_DS_SEL0 Position */ 565 #define MXC_F_GPIO_DS_SEL0_DS_SEL0 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_DS_SEL0_DS_SEL0_POS)) /**< DS_SEL0_DS_SEL0 Mask */ 566 #define MXC_V_GPIO_DS_SEL0_DS_SEL0_LD ((uint32_t)0x0UL) /**< DS_SEL0_DS_SEL0_LD Value */ 567 #define MXC_S_GPIO_DS_SEL0_DS_SEL0_LD (MXC_V_GPIO_DS_SEL0_DS_SEL0_LD << MXC_F_GPIO_DS_SEL0_DS_SEL0_POS) /**< DS_SEL0_DS_SEL0_LD Setting */ 568 #define MXC_V_GPIO_DS_SEL0_DS_SEL0_HD ((uint32_t)0x1UL) /**< DS_SEL0_DS_SEL0_HD Value */ 569 #define MXC_S_GPIO_DS_SEL0_DS_SEL0_HD (MXC_V_GPIO_DS_SEL0_DS_SEL0_HD << MXC_F_GPIO_DS_SEL0_DS_SEL0_POS) /**< DS_SEL0_DS_SEL0_HD Setting */ 570 571 /**@} end of group GPIO_DS_SEL0_Register */ 572 573 /** 574 * @ingroup gpio_registers 575 * @defgroup GPIO_DS_SEL1 GPIO_DS_SEL1 576 * @brief GPIO Drive Strength 1 Register. Each bit in this register selects the drive 577 * strength for the associated GPIO pin in this port. Refer to the Datasheet for 578 * sink/source current of GPIO pins in each mode. 579 * @{ 580 */ 581 #define MXC_F_GPIO_DS_SEL1_DS_SEL1_POS 0 /**< DS_SEL1_DS_SEL1 Position */ 582 #define MXC_F_GPIO_DS_SEL1_DS_SEL1 ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_DS_SEL1_DS_SEL1_POS)) /**< DS_SEL1_DS_SEL1 Mask */ 583 584 /**@} end of group GPIO_DS_SEL1_Register */ 585 586 /** 587 * @ingroup gpio_registers 588 * @defgroup GPIO_PSSEL GPIO_PSSEL 589 * @brief GPIO Pull Select Mode. 590 * @{ 591 */ 592 #define MXC_F_GPIO_PSSEL_PSSEL_POS 0 /**< PSSEL_PSSEL Position */ 593 #define MXC_F_GPIO_PSSEL_PSSEL ((uint32_t)(0xFFFFFFFFUL << MXC_F_GPIO_PSSEL_PSSEL_POS)) /**< PSSEL_PSSEL Mask */ 594 595 /**@} end of group GPIO_PSSEL_Register */ 596 597 #ifdef __cplusplus 598 } 599 #endif 600 601 #endif // LIBRARIES_CMSIS_DEVICE_MAXIM_MAX32520_INCLUDE_GPIO_REGS_H_ 602
