1 /* 2 * Copyright 2020-2023 NXP 3 * 4 * SPDX-License-Identifier: BSD-3-Clause 5 */ 6 7 /* Prevention from multiple including the same header */ 8 #ifndef TRGMUX_IP_CFG_DEFINES_H_ 9 #define TRGMUX_IP_CFG_DEFINES_H_ 10 11 #ifdef __cplusplus 12 extern "C" 13 { 14 #endif 15 16 /*================================================================================================== 17 * INCLUDE FILES 18 * 1) system and project includes 19 * 2) needed interfaces from external units 20 * 3) internal and external interfaces from this unit 21 ==================================================================================================*/ 22 #include "StandardTypes.h" 23 #include "BasicTypes.h" 24 25 /*================================================================================================== 26 * SOURCE FILE VERSION INFORMATION 27 ==================================================================================================*/ 28 #define TRGMUX_IP_CFG_DEFINES_VENDOR_ID 43 29 #define TRGMUX_IP_CFG_DEFINES_MODULE_ID 255 30 #define TRGMUX_IP_CFG_DEFINES_AR_RELEASE_MAJOR_VERSION 4 31 #define TRGMUX_IP_CFG_DEFINES_AR_RELEASE_MINOR_VERSION 7 32 #define TRGMUX_IP_CFG_DEFINES_AR_RELEASE_REVISION_VERSION 0 33 #define TRGMUX_IP_CFG_DEFINES_SW_MAJOR_VERSION 3 34 #define TRGMUX_IP_CFG_DEFINES_SW_MINOR_VERSION 0 35 #define TRGMUX_IP_CFG_DEFINES_SW_PATCH_VERSION 0 36 37 /*================================================================================================== 38 FILE VERSION CHECKS 39 ==================================================================================================*/ 40 #ifndef DISABLE_MCAL_INTERMODULE_ASR_CHECK 41 /* Check if header file and StandardTypes header file are of the same Autosar version */ 42 #if ((TRGMUX_IP_CFG_DEFINES_AR_RELEASE_MAJOR_VERSION != STD_AR_RELEASE_MAJOR_VERSION) || \ 43 (TRGMUX_IP_CFG_DEFINES_AR_RELEASE_MINOR_VERSION != STD_AR_RELEASE_MINOR_VERSION)) 44 #error "AutoSar Version Numbers of Trgmux_Ip_Cfg_Defines.h and StandardTypes.h are different" 45 #endif 46 #endif 47 48 /*=============================================================================================== 49 DEFINES AND MACROS 50 ===============================================================================================*/ 51 /*-----------------------------------------------/ 52 / TRGMUX IP SUPPORT / 53 /-----------------------------------------------*/ 54 55 #define TRGMUX_IP_IS_AVAILABLE STD_ON 56 57 #define TRGMUX_IP_MULTICORE_IS_AVAILABLE STD_OFF 58 /*-----------------------------------------------/ 59 / TRGMUX INSTANCE NUMBER / 60 /-----------------------------------------------*/ 61 #define TRGMUX_IP_NOF_INSTANCE ((uint32)1U) 62 63 #define TRGMUX_IP_NOF_CFG_LOGIC_TRIGGERS ((uint32)4U) 64 /*-----------------------------------------------/ 65 / TRGMUX IP USER MODE SUPPORT / 66 /-----------------------------------------------*/ 67 #define TRGMUX_IP_USER_MODE_SUPPORT_IS_AVAILABLE STD_OFF 68 /*-----------------------------------------------/ 69 / TRGMUX IP DEV ERROR DETECT SUPPORT / 70 /-----------------------------------------------*/ 71 #define TRGMUX_IP_DEV_ERROR_DETECT STD_OFF 72 73 /*-----------------------------------------------/ 74 / TRGMUX HARDWARE INSTANCE / 75 /-----------------------------------------------*/ 76 #define TRGMUX_IP_HW_INST_0 ((uint8)0U) 77 #define TRGMUX_IP_HW_INST_1 ((uint8)1U) 78 79 /*-----------------------------------------------/ 80 / TRGMUX HARDWARE TRIGGER INPUT / 81 /-----------------------------------------------*/ 82 #define TRGMUX_IP_INPUT_LOGIC0_VSS ((uint8)0U) 83 #define TRGMUX_IP_INPUT_LOGIC1_VDD ((uint8)1U) 84 #define TRGMUX_IP_INPUT_ADC0_EOC ((uint8)2U) 85 #define TRGMUX_IP_INPUT_ADC1_EOC ((uint8)3U) 86 #define TRGMUX_IP_INPUT_ADC2_EOC ((uint8)4U) 87 #define TRGMUX_IP_INPUT_CMP0_COUT ((uint8)5U) 88 #define TRGMUX_IP_INPUT_CMP1_COUT ((uint8)6U) 89 #define TRGMUX_IP_INPUT_CMP2_COUT ((uint8)7U) 90 #define TRGMUX_IP_INPUT_EDMA_CH0 ((uint8)8U) 91 #define TRGMUX_IP_INPUT_EDMA_CH1 ((uint8)9U) 92 #define TRGMUX_IP_INPUT_EDMA_CH16 ((uint8)10U) 93 #define TRGMUX_IP_INPUT_EDMA_CH17 ((uint8)11U) 94 #define TRGMUX_IP_INPUT_EMIOS0_RELOAD_OUT_CH23 ((uint8)12U) 95 #define TRGMUX_IP_INPUT_EMIOS0_RELOAD_OUT_CH22 ((uint8)13U) 96 #define TRGMUX_IP_INPUT_EMIOS0_RELOAD_OUT_CH8 ((uint8)14U) 97 #define TRGMUX_IP_INPUT_EMIOS0_RELOAD_OUT_CH0 ((uint8)15U) 98 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH0 ((uint8)16U) 99 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH1 ((uint8)17U) 100 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH2 ((uint8)18U) 101 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH3 ((uint8)19U) 102 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH4 ((uint8)20U) 103 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH5 ((uint8)21U) 104 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH6 ((uint8)22U) 105 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH7 ((uint8)23U) 106 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH8 ((uint8)24U) 107 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH9 ((uint8)25U) 108 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH10 ((uint8)26U) 109 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH11 ((uint8)27U) 110 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH12 ((uint8)28U) 111 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH13 ((uint8)29U) 112 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH14 ((uint8)30U) 113 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH15 ((uint8)31U) 114 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH22 ((uint8)32U) 115 #define TRGMUX_IP_INPUT_EMIOS0_IPP_CH23 ((uint8)33U) 116 #define TRGMUX_IP_INPUT_EMIOS1_RELOAD_OUT_CH23 ((uint8)34U) 117 #define TRGMUX_IP_INPUT_EMIOS1_RELOAD_OUT_CH22 ((uint8)35U) 118 #define TRGMUX_IP_INPUT_EMIOS1_RELOAD_OUT_CH8 ((uint8)36U) 119 #define TRGMUX_IP_INPUT_EMIOS1_RELOAD_OUT_CH0 ((uint8)37U) 120 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH0 ((uint8)38U) 121 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH1 ((uint8)39U) 122 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH2 ((uint8)40U) 123 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH3 ((uint8)41U) 124 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH4 ((uint8)42U) 125 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH5 ((uint8)43U) 126 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH6 ((uint8)44U) 127 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH7 ((uint8)45U) 128 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH8 ((uint8)46U) 129 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH9 ((uint8)47U) 130 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH10 ((uint8)48U) 131 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH11 ((uint8)49U) 132 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH12 ((uint8)50U) 133 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH13 ((uint8)51U) 134 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH14 ((uint8)52U) 135 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH15 ((uint8)53U) 136 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH22 ((uint8)54U) 137 #define TRGMUX_IP_INPUT_EMIOS1_IPP_CH23 ((uint8)55U) 138 #define TRGMUX_IP_INPUT_FLEXIO_EXT_OUTPUT_TRIG_0 ((uint8)56U) 139 #define TRGMUX_IP_INPUT_FLEXIO_EXT_OUTPUT_TRIG_1 ((uint8)57U) 140 #define TRGMUX_IP_INPUT_FLEXIO_EXT_OUTPUT_TRIG_2 ((uint8)58U) 141 #define TRGMUX_IP_INPUT_FLEXIO_EXT_OUTPUT_TRIG_3 ((uint8)59U) 142 #define TRGMUX_IP_INPUT_SIUL2_IN0 ((uint8)60U) 143 #define TRGMUX_IP_INPUT_SIUL2_IN1 ((uint8)61U) 144 #define TRGMUX_IP_INPUT_SIUL2_IN2 ((uint8)62U) 145 #define TRGMUX_IP_INPUT_SIUL2_IN3 ((uint8)63U) 146 #define TRGMUX_IP_INPUT_SIUL2_IN4 ((uint8)64U) 147 #define TRGMUX_IP_INPUT_SIUL2_IN5 ((uint8)65U) 148 #define TRGMUX_IP_INPUT_SIUL2_IN6 ((uint8)66U) 149 #define TRGMUX_IP_INPUT_SIUL2_IN7 ((uint8)67U) 150 #define TRGMUX_IP_INPUT_SIUL2_IN8 ((uint8)68U) 151 #define TRGMUX_IP_INPUT_SIUL2_IN9 ((uint8)69U) 152 #define TRGMUX_IP_INPUT_SIUL2_IN10 ((uint8)70U) 153 #define TRGMUX_IP_INPUT_SIUL2_IN11 ((uint8)71U) 154 #define TRGMUX_IP_INPUT_SIUL2_IN12 ((uint8)72U) 155 #define TRGMUX_IP_INPUT_SIUL2_IN13 ((uint8)73U) 156 #define TRGMUX_IP_INPUT_SIUL2_IN14 ((uint8)74U) 157 #define TRGMUX_IP_INPUT_SIUL2_IN15 ((uint8)75U) 158 #define TRGMUX_IP_INPUT_LPI2C0_MASTER ((uint8)76U) 159 #define TRGMUX_IP_INPUT_LPI2C0_SLAVE ((uint8)77U) 160 #define TRGMUX_IP_INPUT_LPSPI0_END ((uint8)78U) 161 #define TRGMUX_IP_INPUT_LPSPI0_RECEIVE ((uint8)79U) 162 #define TRGMUX_IP_INPUT_LPSPI1_END ((uint8)80U) 163 #define TRGMUX_IP_INPUT_LPSPI1_RECEIVE ((uint8)81U) 164 #define TRGMUX_IP_INPUT_LPSPI2_END ((uint8)82U) 165 #define TRGMUX_IP_INPUT_LPSPI2_RECEIVE ((uint8)83U) 166 #define TRGMUX_IP_INPUT_LPUART0_TX ((uint8)84U) 167 #define TRGMUX_IP_INPUT_LPUART0_RX ((uint8)85U) 168 #define TRGMUX_IP_INPUT_LPUART0_RX_IDLE ((uint8)86U) 169 #define TRGMUX_IP_INPUT_LPUART1_TX ((uint8)87U) 170 #define TRGMUX_IP_INPUT_LPUART1_RX ((uint8)88U) 171 #define TRGMUX_IP_INPUT_LPUART1_RX_IDLE ((uint8)89U) 172 #define TRGMUX_IP_INPUT_LPUART2_TX ((uint8)90U) 173 #define TRGMUX_IP_INPUT_LPUART2_RX ((uint8)91U) 174 #define TRGMUX_IP_INPUT_LPUART2_RX_IDLE ((uint8)92U) 175 #define TRGMUX_IP_INPUT_LCU0_LC0_OUT_I0 ((uint8)93U) 176 #define TRGMUX_IP_INPUT_LCU0_LC0_OUT_I1 ((uint8)94U) 177 #define TRGMUX_IP_INPUT_LCU0_LC0_OUT_I2 ((uint8)95U) 178 #define TRGMUX_IP_INPUT_LCU0_LC0_OUT_I3 ((uint8)96U) 179 #define TRGMUX_IP_INPUT_LCU0_LC1_OUT_I0 ((uint8)97U) 180 #define TRGMUX_IP_INPUT_LCU0_LC1_OUT_I1 ((uint8)98U) 181 #define TRGMUX_IP_INPUT_LCU0_LC1_OUT_I2 ((uint8)99U) 182 #define TRGMUX_IP_INPUT_LCU0_LC1_OUT_I3 ((uint8)100U) 183 #define TRGMUX_IP_INPUT_LCU0_LC2_OUT_I0 ((uint8)101U) 184 #define TRGMUX_IP_INPUT_LCU0_LC2_OUT_I1 ((uint8)102U) 185 #define TRGMUX_IP_INPUT_LCU0_LC2_OUT_I2 ((uint8)103U) 186 #define TRGMUX_IP_INPUT_LCU0_LC2_OUT_I3 ((uint8)104U) 187 #define TRGMUX_IP_INPUT_LCU1_LC0_OUT_I0 ((uint8)105U) 188 #define TRGMUX_IP_INPUT_LCU1_LC0_OUT_I1 ((uint8)106U) 189 #define TRGMUX_IP_INPUT_LCU1_LC0_OUT_I2 ((uint8)107U) 190 #define TRGMUX_IP_INPUT_LCU1_LC0_OUT_I3 ((uint8)108U) 191 #define TRGMUX_IP_INPUT_LCU1_LC1_OUT_I0 ((uint8)109U) 192 #define TRGMUX_IP_INPUT_LCU1_LC1_OUT_I1 ((uint8)110U) 193 #define TRGMUX_IP_INPUT_LCU1_LC1_OUT_I2 ((uint8)111U) 194 #define TRGMUX_IP_INPUT_LCU1_LC1_OUT_I3 ((uint8)112U) 195 #define TRGMUX_IP_INPUT_LCU1_LC2_OUT_I0 ((uint8)113U) 196 #define TRGMUX_IP_INPUT_LCU1_LC2_OUT_I1 ((uint8)114U) 197 #define TRGMUX_IP_INPUT_LCU1_LC2_OUT_I2 ((uint8)115U) 198 #define TRGMUX_IP_INPUT_LCU1_LC2_OUT_I3 ((uint8)116U) 199 #define TRGMUX_IP_INPUT_PIT0_CH0 ((uint8)117U) 200 #define TRGMUX_IP_INPUT_PIT0_CH1 ((uint8)118U) 201 #define TRGMUX_IP_INPUT_PIT0_CH2 ((uint8)119U) 202 #define TRGMUX_IP_INPUT_PIT0_CH3 ((uint8)120U) 203 #define TRGMUX_IP_INPUT_PIT0_CH4 ((uint8)121U) 204 #define TRGMUX_IP_INPUT_PIT1_CH0 ((uint8)122U) 205 #define TRGMUX_IP_INPUT_PIT1_CH1 ((uint8)123U) 206 #define TRGMUX_IP_INPUT_PIT1_CH2 ((uint8)124U) 207 #define TRGMUX_IP_INPUT_PIT1_CH3 ((uint8)125U) 208 #define TRGMUX_IP_INPUT_CM7_0_TXEV ((uint8)126U) 209 #define TRGMUX_IP_INPUT_CM7_1_TXEV ((uint8)127U) 210 #define TRGMUX_IP_INPUT_CM7_2_TXEV ((uint8)127U) 211 212 213 /*-----------------------------------------------/ 214 / TRGMUX HARDWARE TRIGGER OUTPUT / 215 /-----------------------------------------------*/ 216 #define TRGMUX_IP_OUTPUT_ADC12_0_EXTRG_NORMAL_CONV ((uint8)0U) 217 #define TRGMUX_IP_OUTPUT_ADC12_0_EXTRG_INJECTED_CONV ((uint8)1U) 218 #define TRGMUX_IP_OUTPUT_ADC12_0_EXTRG_SYNC_START_PULSE ((uint8)2U) 219 #define TRGMUX_IP_OUTPUT_ADC12_1_EXTRG_NORMAL_CONV ((uint8)4U) 220 #define TRGMUX_IP_OUTPUT_ADC12_1_EXTRG_INJECTED_CONV ((uint8)5U) 221 #define TRGMUX_IP_OUTPUT_ADC12_1_EXTRG_SYNC_START_PULSE ((uint8)6U) 222 #define TRGMUX_IP_OUTPUT_ADC12_2_EXTRG_NORMAL_CONV ((uint8)8U) 223 #define TRGMUX_IP_OUTPUT_ADC12_2_EXTRG_INJECTED_CONV ((uint8)9U) 224 #define TRGMUX_IP_OUTPUT_ADC12_2_EXTRG_SYNC_START_PULSE ((uint8)10U) 225 #define TRGMUX_IP_OUTPUT_LPCMP_0_SAMPLE_WINDOW ((uint8)12U) 226 #define TRGMUX_IP_OUTPUT_LPCMP_1_SAMPLE_WINDOW ((uint8)16U) 227 #define TRGMUX_IP_OUTPUT_LPCMP_2_SAMPLE_WINDOW ((uint8)20U) 228 #define TRGMUX_IP_OUTPUT_BCTU_TRG23 ((uint8)24U) 229 #define TRGMUX_IP_OUTPUT_BCTU_TRG47 ((uint8)25U) 230 #define TRGMUX_IP_OUTPUT_BCTU_TRG71 ((uint8)26U) 231 #define TRGMUX_IP_OUTPUT_EMIOS012_ODIS0 ((uint8)28U) 232 #define TRGMUX_IP_OUTPUT_EMIOS012_ODIS1 ((uint8)29U) 233 #define TRGMUX_IP_OUTPUT_EMIOS012_ODIS2 ((uint8)30U) 234 #define TRGMUX_IP_OUTPUT_EMIOS012_ODIS3 ((uint8)31U) 235 #define TRGMUX_IP_OUTPUT_EMIOS0_CH1_4_IPP_IND_CH1 ((uint8)32U) 236 #define TRGMUX_IP_OUTPUT_EMIOS0_CH1_4_IPP_IND_CH2 ((uint8)33U) 237 #define TRGMUX_IP_OUTPUT_EMIOS0_CH1_4_IPP_IND_CH3 ((uint8)34U) 238 #define TRGMUX_IP_OUTPUT_EMIOS0_CH1_4_IPP_IND_CH4 ((uint8)35U) 239 #define TRGMUX_IP_OUTPUT_EMIOS0_CH5_9_IPP_IND_CH5 ((uint8)36U) 240 #define TRGMUX_IP_OUTPUT_EMIOS0_CH5_9_IPP_IND_CH6 ((uint8)37U) 241 #define TRGMUX_IP_OUTPUT_EMIOS0_CH5_9_IPP_IND_CH7 ((uint8)38U) 242 #define TRGMUX_IP_OUTPUT_EMIOS0_CH5_9_IPP_IND_CH9 ((uint8)39U) 243 #define TRGMUX_IP_OUTPUT_EMIOS0_CH10_13_IPP_IND_CH10 ((uint8)40U) 244 #define TRGMUX_IP_OUTPUT_EMIOS0_CH10_13_IPP_IND_CH11 ((uint8)41U) 245 #define TRGMUX_IP_OUTPUT_EMIOS0_CH10_13_IPP_IND_CH12 ((uint8)42U) 246 #define TRGMUX_IP_OUTPUT_EMIOS0_CH10_13_IPP_IND_CH13 ((uint8)43U) 247 #define TRGMUX_IP_OUTPUT_EMIOS0_CH14_15_IPP_IND_CH14 ((uint8)44U) 248 #define TRGMUX_IP_OUTPUT_EMIOS0_CH14_15_IPP_IND_CH15 ((uint8)45U) 249 #define TRGMUX_IP_OUTPUT_EMIOS1_CH1_4_IPP_IND_CH1 ((uint8)48U) 250 #define TRGMUX_IP_OUTPUT_EMIOS1_CH1_4_IPP_IND_CH2 ((uint8)49U) 251 #define TRGMUX_IP_OUTPUT_EMIOS1_CH1_4_IPP_IND_CH3 ((uint8)50U) 252 #define TRGMUX_IP_OUTPUT_EMIOS1_CH1_4_IPP_IND_CH4 ((uint8)51U) 253 #define TRGMUX_IP_OUTPUT_EMIOS1_CH5_9_IPP_IND_CH5 ((uint8)52U) 254 #define TRGMUX_IP_OUTPUT_EMIOS1_CH5_9_IPP_IND_CH6 ((uint8)53U) 255 #define TRGMUX_IP_OUTPUT_EMIOS1_CH5_9_IPP_IND_CH7 ((uint8)54U) 256 #define TRGMUX_IP_OUTPUT_EMIOS1_CH5_9_IPP_IND_CH9 ((uint8)55U) 257 #define TRGMUX_IP_OUTPUT_EMIOS1_CH10_13_IPP_IND_CH10 ((uint8)56U) 258 #define TRGMUX_IP_OUTPUT_EMIOS1_CH10_13_IPP_IND_CH11 ((uint8)57U) 259 #define TRGMUX_IP_OUTPUT_EMIOS1_CH10_13_IPP_IND_CH12 ((uint8)58U) 260 #define TRGMUX_IP_OUTPUT_EMIOS1_CH10_13_IPP_IND_CH13 ((uint8)59U) 261 #define TRGMUX_IP_OUTPUT_EMIOS1_CH14_15_IPP_IND_CH14 ((uint8)60U) 262 #define TRGMUX_IP_OUTPUT_EMIOS1_CH14_15_IPP_IND_CH15 ((uint8)61U) 263 #define TRGMUX_IP_OUTPUT_FLEXIO_EXT_IN_TRG0 ((uint8)64U) 264 #define TRGMUX_IP_OUTPUT_FLEXIO_EXT_IN_TRG1 ((uint8)65U) 265 #define TRGMUX_IP_OUTPUT_FLEXIO_EXT_IN_TRG2 ((uint8)66U) 266 #define TRGMUX_IP_OUTPUT_FLEXIO_EXT_IN_TRG3 ((uint8)67U) 267 #define TRGMUX_IP_OUTPUT_SIUL2_0_3_OUT0 ((uint8)68U) 268 #define TRGMUX_IP_OUTPUT_SIUL2_0_3_OUT1 ((uint8)69U) 269 #define TRGMUX_IP_OUTPUT_SIUL2_0_3_OUT2 ((uint8)70U) 270 #define TRGMUX_IP_OUTPUT_SIUL2_0_3_OUT3 ((uint8)71U) 271 #define TRGMUX_IP_OUTPUT_SIUL2_4_7_OUT4 ((uint8)72U) 272 #define TRGMUX_IP_OUTPUT_SIUL2_4_7_OUT5 ((uint8)73U) 273 #define TRGMUX_IP_OUTPUT_SIUL2_4_7_OUT6 ((uint8)74U) 274 #define TRGMUX_IP_OUTPUT_SIUL2_4_7_OUT7 ((uint8)75U) 275 #define TRGMUX_IP_OUTPUT_SIUL2_8_11_OUT8 ((uint8)76U) 276 #define TRGMUX_IP_OUTPUT_SIUL2_8_11_OUT9 ((uint8)77U) 277 #define TRGMUX_IP_OUTPUT_SIUL2_8_11_OUT10 ((uint8)78U) 278 #define TRGMUX_IP_OUTPUT_SIUL2_8_11_OUT11 ((uint8)79U) 279 #define TRGMUX_IP_OUTPUT_SIUL2_12_15_OUT12 ((uint8)80U) 280 #define TRGMUX_IP_OUTPUT_SIUL2_12_15_OUT13 ((uint8)81U) 281 #define TRGMUX_IP_OUTPUT_SIUL2_12_15_OUT14 ((uint8)82U) 282 #define TRGMUX_IP_OUTPUT_SIUL2_12_15_OUT15 ((uint8)83U) 283 #define TRGMUX_IP_OUTPUT_LPI2C0 ((uint8)84U) 284 #define TRGMUX_IP_OUTPUT_LPSPI0 ((uint8)88U) 285 #define TRGMUX_IP_OUTPUT_LPSPI1 ((uint8)92U) 286 #define TRGMUX_IP_OUTPUT_LPSPI2 ((uint8)96U) 287 #define TRGMUX_IP_OUTPUT_LPUART0 ((uint8)100U) 288 #define TRGMUX_IP_OUTPUT_LPUART1 ((uint8)104U) 289 #define TRGMUX_IP_OUTPUT_LPUART2 ((uint8)108U) 290 #define TRGMUX_IP_OUTPUT_LPUART3 ((uint8)112U) 291 #define TRGMUX_IP_OUTPUT_LCU0_SYNC0 ((uint8)116U) 292 #define TRGMUX_IP_OUTPUT_LCU0_SYNC1 ((uint8)117U) 293 #define TRGMUX_IP_OUTPUT_LCU0_FORCE0 ((uint8)120U) 294 #define TRGMUX_IP_OUTPUT_LCU0_FORCE1 ((uint8)121U) 295 #define TRGMUX_IP_OUTPUT_LCU0_FORCE2 ((uint8)122U) 296 #define TRGMUX_IP_OUTPUT_LCU0_0_INP_I0 ((uint8)124U) 297 #define TRGMUX_IP_OUTPUT_LCU0_0_INP_I1 ((uint8)125U) 298 #define TRGMUX_IP_OUTPUT_LCU0_0_INP_I2 ((uint8)126U) 299 #define TRGMUX_IP_OUTPUT_LCU0_0_INP_I3 ((uint8)127U) 300 #define TRGMUX_IP_OUTPUT_LCU0_1_INP_I4 ((uint8)128U) 301 #define TRGMUX_IP_OUTPUT_LCU0_1_INP_I5 ((uint8)129U) 302 #define TRGMUX_IP_OUTPUT_LCU0_1_INP_I6 ((uint8)130U) 303 #define TRGMUX_IP_OUTPUT_LCU0_1_INP_I7 ((uint8)131U) 304 #define TRGMUX_IP_OUTPUT_LCU0_2_INP_I8 ((uint8)132U) 305 #define TRGMUX_IP_OUTPUT_LCU0_2_INP_I9 ((uint8)133U) 306 #define TRGMUX_IP_OUTPUT_LCU0_2_INP_I10 ((uint8)134U) 307 #define TRGMUX_IP_OUTPUT_LCU0_2_INP_I11 ((uint8)135U) 308 #define TRGMUX_IP_OUTPUT_LCU1_SYNC0 ((uint8)136U) 309 #define TRGMUX_IP_OUTPUT_LCU1_SYNC1 ((uint8)137U) 310 #define TRGMUX_IP_OUTPUT_LCU1_FORCE0 ((uint8)140U) 311 #define TRGMUX_IP_OUTPUT_LCU1_FORCE1 ((uint8)141U) 312 #define TRGMUX_IP_OUTPUT_LCU1_FORCE2 ((uint8)142U) 313 #define TRGMUX_IP_OUTPUT_LCU1_0_INP_I0 ((uint8)144U) 314 #define TRGMUX_IP_OUTPUT_LCU1_0_INP_I1 ((uint8)145U) 315 #define TRGMUX_IP_OUTPUT_LCU1_0_INP_I2 ((uint8)146U) 316 #define TRGMUX_IP_OUTPUT_LCU1_0_INP_I3 ((uint8)147U) 317 #define TRGMUX_IP_OUTPUT_LCU1_1_INP_I4 ((uint8)148U) 318 #define TRGMUX_IP_OUTPUT_LCU1_1_INP_I5 ((uint8)149U) 319 #define TRGMUX_IP_OUTPUT_LCU1_1_INP_I6 ((uint8)150U) 320 #define TRGMUX_IP_OUTPUT_LCU1_1_INP_I7 ((uint8)151U) 321 #define TRGMUX_IP_OUTPUT_LCU1_2_INP_I8 ((uint8)152U) 322 #define TRGMUX_IP_OUTPUT_LCU1_2_INP_I9 ((uint8)153U) 323 #define TRGMUX_IP_OUTPUT_LCU1_2_INP_I10 ((uint8)154U) 324 #define TRGMUX_IP_OUTPUT_LCU1_2_INP_I11 ((uint8)155U) 325 #define TRGMUX_IP_OUTPUT_CM7_0_RXEV ((uint8)156U) 326 #define TRGMUX_IP_OUTPUT_CM7_1_RXEV ((uint8)157U) 327 #define TRGMUX_IP_OUTPUT_CM7_2_RXEV ((uint8)158U) 328 329 #endif /* #ifndef TRGMUX_IP_CFG_DEFINES_H */ 330 331 /*================================================================================================== 332 * END OF FILE 333 ==================================================================================================*/ 334
