1/* 2 * Copyright (c) 2023, NXP 3 * SPDX-License-Identifier: Apache-2.0 4 * 5 * Note: File generated by imx_cfg_utils.py 6 * from configuration data for MIMX9322CVXXK 7 */ 8 9/* 10 * SOC level pinctrl defintions 11 * These definitions define SOC level defaults for each pin, 12 * and select the pinmux for the pin. Pinmux entries are a tuple of: 13 * <mux_register mux_mode input_register input_daisy config_register> 14 * the mux_register and input_daisy reside in the IOMUXC peripheral, and 15 * the pinctrl driver will write the mux_mode and input_daisy values into 16 * each register, respectively. The config_register is used to configure 17 * the pin based on the devicetree properties set 18 */ 19 20&iomuxc { 21 /omit-if-no-ref/ iomuxc1_ccm_clko1_ccmsrcgpcmix_clko_ccmsrcgpcmix_clko1: IOMUXC1_CCM_CLKO1_CCMSRCGPCMIX_CLKO_CCMSRCGPCMIX_CLKO1 { 22 pinmux = <0x443c0088 0 0x0 0 0x443c0238>; 23 }; 24 /omit-if-no-ref/ iomuxc1_ccm_clko1_flexio_flexio_flexio1_flexio26: IOMUXC1_CCM_CLKO1_FLEXIO_FLEXIO_FLEXIO1_FLEXIO26 { 25 pinmux = <0x443c0088 4 0x0 0 0x443c0238>; 26 }; 27 /omit-if-no-ref/ iomuxc1_ccm_clko1_gpio_io_gpio3_io26: IOMUXC1_CCM_CLKO1_GPIO_IO_GPIO3_IO26 { 28 pinmux = <0x443c0088 5 0x0 0 0x443c0238>; 29 }; 30 /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_flexio_flexio_flexio1_flexio30: IOMUXC1_DAP_TCLK_SWCLK_FLEXIO_FLEXIO_FLEXIO1_FLEXIO30 { 31 pinmux = <0x443c0008 4 0x0 0 0x443c01b8>; 32 }; 33 /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_gpio_io_gpio3_io30: IOMUXC1_DAP_TCLK_SWCLK_GPIO_IO_GPIO3_IO30 { 34 pinmux = <0x443c0008 5 0x0 0 0x443c01b8>; 35 }; 36 /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_jtag_mux_tck_jtag_mux_tck: IOMUXC1_DAP_TCLK_SWCLK_JTAG_MUX_TCK_JTAG_MUX_TCK { 37 pinmux = <0x443c0008 0 0x443c03d4 0 0x443c01b8>; 38 }; 39 /omit-if-no-ref/ iomuxc1_dap_tclk_swclk_lpuart_cts_b_lpuart5_cts_b: IOMUXC1_DAP_TCLK_SWCLK_LPUART_CTS_B_LPUART5_CTS_B { 40 pinmux = <0x443c0008 6 0x443c042c 0 0x443c01b8>; 41 }; 42 /omit-if-no-ref/ iomuxc1_dap_tdi_can_tx_can2_tx: IOMUXC1_DAP_TDI_CAN_TX_CAN2_TX { 43 pinmux = <0x443c0000 3 0x0 0 0x443c01b0>; 44 }; 45 /omit-if-no-ref/ iomuxc1_dap_tdi_flexio_flexio_flexio2_flexio30: IOMUXC1_DAP_TDI_FLEXIO_FLEXIO_FLEXIO2_FLEXIO30 { 46 pinmux = <0x443c0000 4 0x0 0 0x443c01b0>; 47 }; 48 /omit-if-no-ref/ iomuxc1_dap_tdi_gpio_io_gpio3_io28: IOMUXC1_DAP_TDI_GPIO_IO_GPIO3_IO28 { 49 pinmux = <0x443c0000 5 0x0 0 0x443c01b0>; 50 }; 51 /omit-if-no-ref/ iomuxc1_dap_tdi_jtag_mux_tdi_jtag_mux_tdi: IOMUXC1_DAP_TDI_JTAG_MUX_TDI_JTAG_MUX_TDI { 52 pinmux = <0x443c0000 0 0x443c03d8 0 0x443c01b0>; 53 }; 54 /omit-if-no-ref/ iomuxc1_dap_tdi_lpuart_rx_lpuart5_rx: IOMUXC1_DAP_TDI_LPUART_RX_LPUART5_RX { 55 pinmux = <0x443c0000 6 0x443c0430 0 0x443c01b0>; 56 }; 57 /omit-if-no-ref/ iomuxc1_dap_tdi_mqs_left_mqs2_left: IOMUXC1_DAP_TDI_MQS_LEFT_MQS2_LEFT { 58 pinmux = <0x443c0000 1 0x0 0 0x443c01b0>; 59 }; 60 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_can_rx_can2_rx: IOMUXC1_DAP_TDO_TRACESWO_CAN_RX_CAN2_RX { 61 pinmux = <0x443c000c 3 0x443c0364 0 0x443c01bc>; 62 }; 63 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_flexio_flexio_flexio1_flexio31: IOMUXC1_DAP_TDO_TRACESWO_FLEXIO_FLEXIO_FLEXIO1_FLEXIO31 { 64 pinmux = <0x443c000c 4 0x0 0 0x443c01bc>; 65 }; 66 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_gpio_io_gpio3_io31: IOMUXC1_DAP_TDO_TRACESWO_GPIO_IO_GPIO3_IO31 { 67 pinmux = <0x443c000c 5 0x0 0 0x443c01bc>; 68 }; 69 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_jtag_mux_tdo_jtag_mux_tdo: IOMUXC1_DAP_TDO_TRACESWO_JTAG_MUX_TDO_JTAG_MUX_TDO { 70 pinmux = <0x443c000c 0 0x0 0 0x443c01bc>; 71 }; 72 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_lpuart_tx_lpuart5_tx: IOMUXC1_DAP_TDO_TRACESWO_LPUART_TX_LPUART5_TX { 73 pinmux = <0x443c000c 6 0x443c0434 0 0x443c01bc>; 74 }; 75 /omit-if-no-ref/ iomuxc1_dap_tdo_traceswo_mqs_right_mqs2_right: IOMUXC1_DAP_TDO_TRACESWO_MQS_RIGHT_MQS2_RIGHT { 76 pinmux = <0x443c000c 1 0x0 0 0x443c01bc>; 77 }; 78 /omit-if-no-ref/ iomuxc1_dap_tms_swdio_flexio_flexio_flexio2_flexio31: IOMUXC1_DAP_TMS_SWDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO31 { 79 pinmux = <0x443c0004 4 0x0 0 0x443c01b4>; 80 }; 81 /omit-if-no-ref/ iomuxc1_dap_tms_swdio_gpio_io_gpio3_io29: IOMUXC1_DAP_TMS_SWDIO_GPIO_IO_GPIO3_IO29 { 82 pinmux = <0x443c0004 5 0x0 0 0x443c01b4>; 83 }; 84 /omit-if-no-ref/ iomuxc1_dap_tms_swdio_jtag_mux_tms_jtag_mux_tms: IOMUXC1_DAP_TMS_SWDIO_JTAG_MUX_TMS_JTAG_MUX_TMS { 85 pinmux = <0x443c0004 0 0x443c03dc 0 0x443c01b4>; 86 }; 87 /omit-if-no-ref/ iomuxc1_dap_tms_swdio_lpuart_rts_b_lpuart5_rts_b: IOMUXC1_DAP_TMS_SWDIO_LPUART_RTS_B_LPUART5_RTS_B { 88 pinmux = <0x443c0004 6 0x0 0 0x443c01b4>; 89 }; 90 /omit-if-no-ref/ iomuxc1_enet1_mdc_enet_qos_mdc_enet_qos_mdc: IOMUXC1_ENET1_MDC_ENET_QOS_MDC_ENET_QOS_MDC { 91 pinmux = <0x443c0098 0 0x0 0 0x443c0248>; 92 }; 93 /omit-if-no-ref/ iomuxc1_enet1_mdc_flexio_flexio_flexio2_flexio00: IOMUXC1_ENET1_MDC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO00 { 94 pinmux = <0x443c0098 4 0x0 0 0x443c0248>; 95 }; 96 /omit-if-no-ref/ iomuxc1_enet1_mdc_gpio_io_gpio4_io00: IOMUXC1_ENET1_MDC_GPIO_IO_GPIO4_IO00 { 97 pinmux = <0x443c0098 5 0x0 0 0x443c0248>; 98 }; 99 /omit-if-no-ref/ iomuxc1_enet1_mdc_hsiomix_otg_id_hsiomix_otg_id1: IOMUXC1_ENET1_MDC_HSIOMIX_OTG_ID_HSIOMIX_OTG_ID1 { 100 pinmux = <0x443c0098 3 0x0 0 0x443c0248>; 101 }; 102 /omit-if-no-ref/ iomuxc1_enet1_mdc_i3c_scl_i3c2_scl: IOMUXC1_ENET1_MDC_I3C_SCL_I3C2_SCL { 103 pinmux = <0x443c0098 2 0x443c03cc 0 0x443c0248>; 104 }; 105 /omit-if-no-ref/ iomuxc1_enet1_mdc_lpuart_dcb_b_lpuart3_dcb_b: IOMUXC1_ENET1_MDC_LPUART_DCB_B_LPUART3_DCB_B { 106 pinmux = <0x443c0098 1 0x0 0 0x443c0248>; 107 }; 108 /omit-if-no-ref/ iomuxc1_enet1_mdio_enet_qos_mdio_enet_qos_mdio: IOMUXC1_ENET1_MDIO_ENET_QOS_MDIO_ENET_QOS_MDIO { 109 pinmux = <0x443c009c 0 0x0 0 0x443c024c>; 110 }; 111 /omit-if-no-ref/ iomuxc1_enet1_mdio_flexio_flexio_flexio2_flexio01: IOMUXC1_ENET1_MDIO_FLEXIO_FLEXIO_FLEXIO2_FLEXIO01 { 112 pinmux = <0x443c009c 4 0x0 0 0x443c024c>; 113 }; 114 /omit-if-no-ref/ iomuxc1_enet1_mdio_gpio_io_gpio4_io01: IOMUXC1_ENET1_MDIO_GPIO_IO_GPIO4_IO01 { 115 pinmux = <0x443c009c 5 0x0 0 0x443c024c>; 116 }; 117 /omit-if-no-ref/ iomuxc1_enet1_mdio_hsiomix_otg_pwr_hsiomix_otg_pwr1: IOMUXC1_ENET1_MDIO_HSIOMIX_OTG_PWR_HSIOMIX_OTG_PWR1 { 118 pinmux = <0x443c009c 3 0x0 0 0x443c024c>; 119 }; 120 /omit-if-no-ref/ iomuxc1_enet1_mdio_i3c_sda_i3c2_sda: IOMUXC1_ENET1_MDIO_I3C_SDA_I3C2_SDA { 121 pinmux = <0x443c009c 2 0x443c03d0 0 0x443c024c>; 122 }; 123 /omit-if-no-ref/ iomuxc1_enet1_mdio_lpuart_rin_b_lpuart3_rin_b: IOMUXC1_ENET1_MDIO_LPUART_RIN_B_LPUART3_RIN_B { 124 pinmux = <0x443c009c 1 0x0 0 0x443c024c>; 125 }; 126 /omit-if-no-ref/ iomuxc1_enet1_rd0_enet_qos_rgmii_rd_enet_qos_rgmii_rd0: IOMUXC1_ENET1_RD0_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD0 { 127 pinmux = <0x443c00c0 0 0x0 0 0x443c0270>; 128 }; 129 /omit-if-no-ref/ iomuxc1_enet1_rd0_flexio_flexio_flexio2_flexio10: IOMUXC1_ENET1_RD0_FLEXIO_FLEXIO_FLEXIO2_FLEXIO10 { 130 pinmux = <0x443c00c0 4 0x0 0 0x443c0270>; 131 }; 132 /omit-if-no-ref/ iomuxc1_enet1_rd0_gpio_io_gpio4_io10: IOMUXC1_ENET1_RD0_GPIO_IO_GPIO4_IO10 { 133 pinmux = <0x443c00c0 5 0x0 0 0x443c0270>; 134 }; 135 /omit-if-no-ref/ iomuxc1_enet1_rd0_lpuart_rx_lpuart3_rx: IOMUXC1_ENET1_RD0_LPUART_RX_LPUART3_RX { 136 pinmux = <0x443c00c0 1 0x443c0418 1 0x443c0270>; 137 }; 138 /omit-if-no-ref/ iomuxc1_enet1_rd1_enet_qos_rgmii_rd_enet_qos_rgmii_rd1: IOMUXC1_ENET1_RD1_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD1 { 139 pinmux = <0x443c00c4 0 0x0 0 0x443c0274>; 140 }; 141 /omit-if-no-ref/ iomuxc1_enet1_rd1_flexio_flexio_flexio2_flexio11: IOMUXC1_ENET1_RD1_FLEXIO_FLEXIO_FLEXIO2_FLEXIO11 { 142 pinmux = <0x443c00c4 4 0x0 0 0x443c0274>; 143 }; 144 /omit-if-no-ref/ iomuxc1_enet1_rd1_gpio_io_gpio4_io11: IOMUXC1_ENET1_RD1_GPIO_IO_GPIO4_IO11 { 145 pinmux = <0x443c00c4 5 0x0 0 0x443c0274>; 146 }; 147 /omit-if-no-ref/ iomuxc1_enet1_rd1_lptmr_alt_lptmr2_alt1: IOMUXC1_ENET1_RD1_LPTMR_ALT_LPTMR2_ALT1 { 148 pinmux = <0x443c00c4 3 0x443c0408 0 0x443c0274>; 149 }; 150 /omit-if-no-ref/ iomuxc1_enet1_rd1_lpuart_cts_b_lpuart3_cts_b: IOMUXC1_ENET1_RD1_LPUART_CTS_B_LPUART3_CTS_B { 151 pinmux = <0x443c00c4 1 0x443c0414 1 0x443c0274>; 152 }; 153 /omit-if-no-ref/ iomuxc1_enet1_rd2_enet_qos_rgmii_rd_enet_qos_rgmii_rd2: IOMUXC1_ENET1_RD2_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD2 { 154 pinmux = <0x443c00c8 0 0x0 0 0x443c0278>; 155 }; 156 /omit-if-no-ref/ iomuxc1_enet1_rd2_flexio_flexio_flexio2_flexio12: IOMUXC1_ENET1_RD2_FLEXIO_FLEXIO_FLEXIO2_FLEXIO12 { 157 pinmux = <0x443c00c8 4 0x0 0 0x443c0278>; 158 }; 159 /omit-if-no-ref/ iomuxc1_enet1_rd2_gpio_io_gpio4_io12: IOMUXC1_ENET1_RD2_GPIO_IO_GPIO4_IO12 { 160 pinmux = <0x443c00c8 5 0x0 0 0x443c0278>; 161 }; 162 /omit-if-no-ref/ iomuxc1_enet1_rd2_lptmr_alt_lptmr2_alt2: IOMUXC1_ENET1_RD2_LPTMR_ALT_LPTMR2_ALT2 { 163 pinmux = <0x443c00c8 3 0x443c040c 0 0x443c0278>; 164 }; 165 /omit-if-no-ref/ iomuxc1_enet1_rd3_enet_qos_rgmii_rd_enet_qos_rgmii_rd3: IOMUXC1_ENET1_RD3_ENET_QOS_RGMII_RD_ENET_QOS_RGMII_RD3 { 166 pinmux = <0x443c00cc 0 0x0 0 0x443c027c>; 167 }; 168 /omit-if-no-ref/ iomuxc1_enet1_rd3_flexio_flexio_flexio2_flexio13: IOMUXC1_ENET1_RD3_FLEXIO_FLEXIO_FLEXIO2_FLEXIO13 { 169 pinmux = <0x443c00cc 4 0x0 0 0x443c027c>; 170 }; 171 /omit-if-no-ref/ iomuxc1_enet1_rd3_flexspi_tester_trigger_flexspi1_tester_trigger: IOMUXC1_ENET1_RD3_FLEXSPI_TESTER_TRIGGER_FLEXSPI1_TESTER_TRIGGER { 172 pinmux = <0x443c00cc 2 0x0 0 0x443c027c>; 173 }; 174 /omit-if-no-ref/ iomuxc1_enet1_rd3_gpio_io_gpio4_io13: IOMUXC1_ENET1_RD3_GPIO_IO_GPIO4_IO13 { 175 pinmux = <0x443c00cc 5 0x0 0 0x443c027c>; 176 }; 177 /omit-if-no-ref/ iomuxc1_enet1_rd3_lptmr_alt_lptmr2_alt3: IOMUXC1_ENET1_RD3_LPTMR_ALT_LPTMR2_ALT3 { 178 pinmux = <0x443c00cc 3 0x443c0410 0 0x443c027c>; 179 }; 180 /omit-if-no-ref/ iomuxc1_enet1_rxc_ccm_enet_qos_clock_generate_rx_clk_ccm_enet_qos_clock_generate_rx_clk: IOMUXC1_ENET1_RXC_CCM_ENET_QOS_CLOCK_GENERATE_RX_CLK_CCM_ENET_QOS_CLOCK_GENERATE_RX_CLK { 181 pinmux = <0x443c00bc 0 0x0 0 0x443c026c>; 182 }; 183 /omit-if-no-ref/ iomuxc1_enet1_rxc_enet_qos_rx_er_enet_qos_rx_er: IOMUXC1_ENET1_RXC_ENET_QOS_RX_ER_ENET_QOS_RX_ER { 184 pinmux = <0x443c00bc 1 0x0 0 0x443c026c>; 185 }; 186 /omit-if-no-ref/ iomuxc1_enet1_rxc_flexio_flexio_flexio2_flexio09: IOMUXC1_ENET1_RXC_FLEXIO_FLEXIO_FLEXIO2_FLEXIO09 { 187 pinmux = <0x443c00bc 4 0x0 0 0x443c026c>; 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