1 /* 2 * Copyright 2022-2024 NXP 3 * SPDX-License-Identifier: Apache-2.0 4 * 5 * Note: File generated by parse_iomux.py 6 * for RW610 7 */ 8 9 #ifndef _ZEPHYR_DTS_BINDING_RW610_ 10 #define _ZEPHYR_DTS_BINDING_RW610_ 11 12 /* Internal macros to pack and extract pin configuration data. */ 13 /* GPIO configuration packing macros */ 14 #define IOMUX_OFFSET_ENABLE(offset, enable, shift) \ 15 ((((offset) << 1) | (enable & 0x1)) << shift) 16 #define IOMUX_SCTIMER_OUT_CLR(offset, enable) \ 17 IOMUX_OFFSET_ENABLE(offset, enable, 0) 18 #define IOMUX_SCTIMER_IN_CLR(offset, enable) \ 19 IOMUX_OFFSET_ENABLE(offset, enable, 4) 20 #define IOMUX_CTIMER_CLR(offset, enable)\ 21 IOMUX_OFFSET_ENABLE(offset, enable, 8) 22 #define IOMUX_FSEL_CLR(mask) ((mask) << 13) 23 #define IOMUX_FLEXCOMM_CLR(idx, mask) \ 24 (((mask) << 45) | ((idx) << 56)) 25 26 /* GPIO configuration extraction macros */ 27 #define IOMUX_GET_SCTIMER_OUT_CLR_ENABLE(mux) ((mux) & 0x1) 28 #define IOMUX_GET_SCTIMER_OUT_CLR_OFFSET(mux) (((mux) >> 1) & 0x7) 29 #define IOMUX_GET_SCTIMER_IN_CLR_ENABLE(mux) (((mux) >> 4) & 0x1) 30 #define IOMUX_GET_SCTIMER_IN_CLR_OFFSET(mux) (((mux) >> 5) & 0x7) 31 #define IOMUX_GET_CTIMER_CLR_ENABLE(mux) (((mux) >> 8) & 0x1ULL) 32 #define IOMUX_GET_CTIMER_CLR_OFFSET(mux) (((mux) >> 9) & 0xFULL) 33 #define IOMUX_GET_FSEL_CLR_MASK(mux) (((mux) >> 13) & 0xFFFFFFFFULL) 34 #define IOMUX_GET_FLEXCOMM_CLR_MASK(mux) \ 35 (((mux) >> 45) & 0x7FFULL) 36 #define IOMUX_GET_FLEXCOMM_CLR_IDX(mux) \ 37 (((mux) >> 56) & 0xF) 38 39 /* Pin mux type and gpio offset macros */ 40 #define IOMUX_GPIO_IDX(x) ((x) & 0x7F) 41 #define IOMUX_TYPE(x) (((x) & 0xF) << 7) 42 #define IOMUX_GET_GPIO_IDX(mux) ((mux) & 0x7F) 43 #define IOMUX_GET_TYPE(mux) (((mux) >> 7) & 0xF) 44 45 /* Flexcomm specific macros */ 46 #define IOMUX_FLEXCOMM_IDX(x) (((x) & 0xF) << 11) 47 #define IOMUX_FLEXCOMM_BIT(x) (((x) & 0xF) << 15) 48 #define IOMUX_GET_FLEXCOMM_IDX(mux) (((mux) >> 11) & 0xF) 49 #define IOMUX_GET_FLEXCOMM_BIT(mux) (((mux) >> 15) & 0xF) 50 51 /* Function select specific macros */ 52 #define IOMUX_FSEL_BIT(mux) (((mux) & 0x1F) << 11) 53 #define IOMUX_GET_FSEL_BIT(mux) (((mux) >> 11) & 0x1F) 54 55 /* CTimer specific macros */ 56 #define IOMUX_CTIMER_BIT(x) (((x) & 0xF) << 11) 57 #define IOMUX_GET_CTIMER_BIT(mux) (((mux) >> 11) & 0xF) 58 59 /* SCtimer specific macros */ 60 #define IOMUX_SCTIMER_BIT(x) (((x) & 0xF) << 11) 61 #define IOMUX_GET_SCTIMER_BIT(mux) (((mux) >> 11) & 0xF) 62 63 64 /* Mux Types */ 65 #define IOMUX_FLEXCOMM 0x0 66 #define IOMUX_FSEL 0x1 67 #define IOMUX_CTIMER_IN 0x2 68 #define IOMUX_CTIMER_OUT 0x3 69 #define IOMUX_SCTIMER_IN 0x4 70 #define IOMUX_SCTIMER_OUT 0x5 71 #define IOMUX_GPIO 0x6 72 #define IOMUX_SGPIO 0x7 73 #define IOMUX_AON 0x8 74 75 76 /* Pin configuration settings */ 77 #define IOMUX_PAD_PULL(x) (((x) & 0x3) << 19) 78 #define IOMUX_PAD_SLEW(x) (((x) & 0x3) << 21) 79 #define IOMUX_PAD_SLEEP_FORCE(en, val) \ 80 ((((en) & 0x1) << 24) | (((val) & 0x1) << 23)) 81 #define IOMUX_PAD_GET_PULL(mux) (((mux) >> 19) & 0x3) 82 #define IOMUX_PAD_GET_SLEW(mux) (((mux) >> 21) & 0x3) 83 #define IOMUX_PAD_GET_SLEEP_FORCE_EN(mux) (((mux) >> 24) & 0x1) 84 #define IOMUX_PAD_GET_SLEEP_FORCE_VAL(mux) (((mux) >> 23) & 0x1) 85 /* 86 * GPIO mux options. These options are used to clear all alternate 87 * pin functions, so the pin controller will use GPIO mode. 88 */ 89 90 #define IOMUX_GPIO_CLR_0 \ 91 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x418ULL) | /* Flexcomm bits to clear */ \ 92 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 93 IOMUX_CTIMER_CLR(0ULL, 1ULL) | /* CTIMER offset to clear */ \ 94 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 95 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 96 97 #define IOMUX_GPIO_CLR_1 \ 98 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 99 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 100 IOMUX_CTIMER_CLR(1ULL, 1ULL) | /* CTIMER offset to clear */ \ 101 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 102 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 103 104 #define IOMUX_GPIO_CLR_2 \ 105 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x32eULL) | /* Flexcomm bits to clear */ \ 106 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 107 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 108 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 109 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 110 111 #define IOMUX_GPIO_CLR_3 \ 112 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x22eULL) | /* Flexcomm bits to clear */ \ 113 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 114 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 115 IOMUX_SCTIMER_IN_CLR(0ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 116 IOMUX_SCTIMER_OUT_CLR(0ULL, 1ULL)) /* SCTIMER output offset to clear */ 117 118 #define IOMUX_GPIO_CLR_4 \ 119 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x2dULL) | /* Flexcomm bits to clear */ \ 120 IOMUX_FSEL_CLR(0x800000ULL) | /* FSEL bits to clear */ \ 121 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 122 IOMUX_SCTIMER_IN_CLR(1ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 123 IOMUX_SCTIMER_OUT_CLR(1ULL, 1ULL)) /* SCTIMER output offset to clear */ 124 125 #define IOMUX_GPIO_CLR_5 \ 126 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x430ULL) | /* Flexcomm bits to clear */ \ 127 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 128 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 129 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 130 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 131 132 #define IOMUX_GPIO_CLR_6 \ 133 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x418ULL) | /* Flexcomm bits to clear */ \ 134 IOMUX_FSEL_CLR(0x1000000ULL) | /* FSEL bits to clear */ \ 135 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 136 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 137 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 138 139 #define IOMUX_GPIO_CLR_7 \ 140 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0xedULL) | /* Flexcomm bits to clear */ \ 141 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 142 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 143 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 144 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 145 146 #define IOMUX_GPIO_CLR_8 \ 147 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x2eeULL) | /* Flexcomm bits to clear */ \ 148 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 149 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 150 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 151 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 152 153 #define IOMUX_GPIO_CLR_9 \ 154 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x3eeULL) | /* Flexcomm bits to clear */ \ 155 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 156 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 157 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 158 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 159 160 #define IOMUX_GPIO_CLR_10 \ 161 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x430ULL) | /* Flexcomm bits to clear */ \ 162 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 163 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 164 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 165 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 166 167 #define IOMUX_GPIO_CLR_11 \ 168 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x40ULL) | /* Flexcomm bits to clear */ \ 169 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 170 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 171 IOMUX_SCTIMER_IN_CLR(8ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 172 IOMUX_SCTIMER_OUT_CLR(8ULL, 1ULL)) /* SCTIMER output offset to clear */ 173 174 #define IOMUX_GPIO_CLR_12 \ 175 (IOMUX_FLEXCOMM_CLR(0x1ULL, 0x80ULL) | /* Flexcomm bits to clear */ \ 176 IOMUX_FSEL_CLR(0x8020ULL) | /* FSEL bits to clear */ \ 177 IOMUX_CTIMER_CLR(2ULL, 1ULL) | /* CTIMER offset to clear */ \ 178 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 179 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 180 181 #define IOMUX_GPIO_CLR_13 \ 182 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x3eeULL) | /* Flexcomm bits to clear */ \ 183 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 184 IOMUX_CTIMER_CLR(3ULL, 1ULL) | /* CTIMER offset to clear */ \ 185 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 186 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 187 188 #define IOMUX_GPIO_CLR_14 \ 189 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x2eeULL) | /* Flexcomm bits to clear */ \ 190 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 191 IOMUX_CTIMER_CLR(4ULL, 1ULL) | /* CTIMER offset to clear */ \ 192 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 193 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 194 195 #define IOMUX_GPIO_CLR_15 \ 196 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0xedULL) | /* Flexcomm bits to clear */ \ 197 IOMUX_FSEL_CLR(0x8600ULL) | /* FSEL bits to clear */ \ 198 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 199 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 200 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 201 202 #define IOMUX_GPIO_CLR_16 \ 203 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x418ULL) | /* Flexcomm bits to clear */ \ 204 IOMUX_FSEL_CLR(0x8600ULL) | /* FSEL bits to clear */ \ 205 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 206 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 207 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 208 209 #define IOMUX_GPIO_CLR_17 \ 210 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x430ULL) | /* Flexcomm bits to clear */ \ 211 IOMUX_FSEL_CLR(0x8600ULL) | /* FSEL bits to clear */ \ 212 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 213 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 214 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 215 216 #define IOMUX_GPIO_CLR_18 \ 217 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x80ULL) | /* Flexcomm bits to clear */ \ 218 IOMUX_FSEL_CLR(0xc600ULL) | /* FSEL bits to clear */ \ 219 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 220 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 221 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 222 223 #define IOMUX_GPIO_CLR_19 \ 224 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x430ULL) | /* Flexcomm bits to clear */ \ 225 IOMUX_FSEL_CLR(0x8000ULL) | /* FSEL bits to clear */ \ 226 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 227 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 228 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 229 230 #define IOMUX_GPIO_CLR_20 \ 231 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x418ULL) | /* Flexcomm bits to clear */ \ 232 IOMUX_FSEL_CLR(0x8000ULL) | /* FSEL bits to clear */ \ 233 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 234 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 235 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 236 237 #define IOMUX_GPIO_CLR_21 \ 238 (IOMUX_FLEXCOMM_CLR(0x2ULL, 0x40ULL) | /* Flexcomm bits to clear */ \ 239 IOMUX_FSEL_CLR(0x0ULL) | /* FSEL bits to clear */ \ 240 IOMUX_CTIMER_CLR(5ULL, 1ULL) | /* CTIMER offset to clear */ \ 241 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 242 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 243 244 #define IOMUX_GPIO_CLR_22 \ 245 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x40ULL) | /* Flexcomm bits to clear */ \ 246 IOMUX_FSEL_CLR(0x4000000ULL) | /* FSEL bits to clear */ \ 247 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 248 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 249 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 250 251 #define IOMUX_GPIO_CLR_23 \ 252 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x80ULL) | /* Flexcomm bits to clear */ \ 253 IOMUX_FSEL_CLR(0x4000000ULL) | /* FSEL bits to clear */ \ 254 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 255 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 256 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 257 258 #define IOMUX_GPIO_CLR_24 \ 259 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x3eeULL) | /* Flexcomm bits to clear */ \ 260 IOMUX_FSEL_CLR(0x40000000ULL) | /* FSEL bits to clear */ \ 261 IOMUX_CTIMER_CLR(6ULL, 1ULL) | /* CTIMER offset to clear */ \ 262 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 263 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 264 265 #define IOMUX_GPIO_CLR_25 \ 266 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0xedULL) | /* Flexcomm bits to clear */ \ 267 IOMUX_FSEL_CLR(0x10000ULL) | /* FSEL bits to clear */ \ 268 IOMUX_CTIMER_CLR(7ULL, 1ULL) | /* CTIMER offset to clear */ \ 269 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 270 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 271 272 #define IOMUX_GPIO_CLR_26 \ 273 (IOMUX_FLEXCOMM_CLR(0x3ULL, 0x2eeULL) | /* Flexcomm bits to clear */ \ 274 IOMUX_FSEL_CLR(0x80000000ULL) | /* FSEL bits to clear */ \ 275 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 276 IOMUX_SCTIMER_IN_CLR(4ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 277 IOMUX_SCTIMER_OUT_CLR(4ULL, 1ULL)) /* SCTIMER output offset to clear */ 278 279 #define IOMUX_GPIO_CLR_27 \ 280 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 281 IOMUX_FSEL_CLR(0x10000000ULL) | /* FSEL bits to clear */ \ 282 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 283 IOMUX_SCTIMER_IN_CLR(5ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 284 IOMUX_SCTIMER_OUT_CLR(5ULL, 1ULL)) /* SCTIMER output offset to clear */ 285 286 #define IOMUX_GPIO_CLR_28 \ 287 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 288 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 289 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 290 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 291 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 292 293 #define IOMUX_GPIO_CLR_29 \ 294 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 295 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 296 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 297 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 298 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 299 300 #define IOMUX_GPIO_CLR_30 \ 301 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 302 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 303 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 304 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 305 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 306 307 #define IOMUX_GPIO_CLR_31 \ 308 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 309 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 310 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 311 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 312 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 313 314 #define IOMUX_GPIO_CLR_32 \ 315 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 316 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 317 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 318 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 319 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 320 321 #define IOMUX_GPIO_CLR_33 \ 322 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 323 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 324 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 325 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 326 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 327 328 #define IOMUX_GPIO_CLR_34 \ 329 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 330 IOMUX_FSEL_CLR(0x2ULL) | /* FSEL bits to clear */ \ 331 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 332 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 333 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 334 335 #define IOMUX_GPIO_CLR_35 \ 336 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 337 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 338 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 339 IOMUX_SCTIMER_IN_CLR(6ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 340 IOMUX_SCTIMER_OUT_CLR(6ULL, 1ULL)) /* SCTIMER output offset to clear */ 341 342 #define IOMUX_GPIO_CLR_36 \ 343 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 344 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 345 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 346 IOMUX_SCTIMER_IN_CLR(7ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 347 IOMUX_SCTIMER_OUT_CLR(7ULL, 1ULL)) /* SCTIMER output offset to clear */ 348 349 #define IOMUX_GPIO_CLR_37 \ 350 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 351 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 352 IOMUX_CTIMER_CLR(8ULL, 1ULL) | /* CTIMER offset to clear */ \ 353 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 354 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 355 356 #define IOMUX_GPIO_CLR_38 \ 357 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 358 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 359 IOMUX_CTIMER_CLR(9ULL, 1ULL) | /* CTIMER offset to clear */ \ 360 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 361 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 362 363 #define IOMUX_GPIO_CLR_39 \ 364 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 365 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 366 IOMUX_CTIMER_CLR(10ULL, 1ULL) | /* CTIMER offset to clear */ \ 367 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 368 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 369 370 #define IOMUX_GPIO_CLR_40 \ 371 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 372 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 373 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 374 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 375 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 376 377 #define IOMUX_GPIO_CLR_41 \ 378 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 379 IOMUX_FSEL_CLR(0x8ULL) | /* FSEL bits to clear */ \ 380 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 381 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 382 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 383 384 #define IOMUX_GPIO_CLR_42 \ 385 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 386 IOMUX_FSEL_CLR(0x800ULL) | /* FSEL bits to clear */ \ 387 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 388 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 389 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 390 391 #define IOMUX_GPIO_CLR_43 \ 392 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 393 IOMUX_FSEL_CLR(0x800ULL) | /* FSEL bits to clear */ \ 394 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 395 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 396 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 397 398 #define IOMUX_GPIO_CLR_44 \ 399 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 400 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 401 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 402 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 403 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 404 405 #define IOMUX_GPIO_CLR_45 \ 406 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 407 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 408 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 409 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 410 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 411 412 #define IOMUX_GPIO_CLR_46 \ 413 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 414 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 415 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 416 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 417 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 418 419 #define IOMUX_GPIO_CLR_47 \ 420 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 421 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 422 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 423 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 424 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 425 426 #define IOMUX_GPIO_CLR_48 \ 427 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 428 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 429 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 430 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 431 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 432 433 #define IOMUX_GPIO_CLR_49 \ 434 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 435 IOMUX_FSEL_CLR(0x1800ULL) | /* FSEL bits to clear */ \ 436 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 437 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 438 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 439 440 #define IOMUX_GPIO_CLR_50 \ 441 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 442 IOMUX_FSEL_CLR(0x22000ULL) | /* FSEL bits to clear */ \ 443 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 444 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 445 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 446 447 #define IOMUX_GPIO_CLR_51 \ 448 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x40ULL) | /* Flexcomm bits to clear */ \ 449 IOMUX_FSEL_CLR(0x40810ULL) | /* FSEL bits to clear */ \ 450 IOMUX_CTIMER_CLR(11ULL, 1ULL) | /* CTIMER offset to clear */ \ 451 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 452 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 453 454 #define IOMUX_GPIO_CLR_52 \ 455 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x80ULL) | /* Flexcomm bits to clear */ \ 456 IOMUX_FSEL_CLR(0x80810ULL) | /* FSEL bits to clear */ \ 457 IOMUX_CTIMER_CLR(12ULL, 1ULL) | /* CTIMER offset to clear */ \ 458 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 459 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 460 461 #define IOMUX_GPIO_CLR_53 \ 462 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x418ULL) | /* Flexcomm bits to clear */ \ 463 IOMUX_FSEL_CLR(0x100810ULL) | /* FSEL bits to clear */ \ 464 IOMUX_CTIMER_CLR(13ULL, 1ULL) | /* CTIMER offset to clear */ \ 465 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 466 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 467 468 #define IOMUX_GPIO_CLR_54 \ 469 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0xedULL) | /* Flexcomm bits to clear */ \ 470 IOMUX_FSEL_CLR(0x200810ULL) | /* FSEL bits to clear */ \ 471 IOMUX_CTIMER_CLR(14ULL, 1ULL) | /* CTIMER offset to clear */ \ 472 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 473 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 474 475 #define IOMUX_GPIO_CLR_55 \ 476 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x430ULL) | /* Flexcomm bits to clear */ \ 477 IOMUX_FSEL_CLR(0x400000ULL) | /* FSEL bits to clear */ \ 478 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 479 IOMUX_SCTIMER_IN_CLR(9ULL, 1ULL) | /* SCTIMER input offset to clear */ \ 480 IOMUX_SCTIMER_OUT_CLR(9ULL, 1ULL)) /* SCTIMER output offset to clear */ 481 482 #define IOMUX_GPIO_CLR_56 \ 483 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x2eeULL) | /* Flexcomm bits to clear */ \ 484 IOMUX_FSEL_CLR(0x8000800ULL) | /* FSEL bits to clear */ \ 485 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 486 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 487 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 488 489 #define IOMUX_GPIO_CLR_57 \ 490 (IOMUX_FLEXCOMM_CLR(0x6ULL, 0x3eeULL) | /* Flexcomm bits to clear */ \ 491 IOMUX_FSEL_CLR(0x8000800ULL) | /* FSEL bits to clear */ \ 492 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 493 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 494 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 495 496 #define IOMUX_GPIO_CLR_58 \ 497 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 498 IOMUX_FSEL_CLR(0x2000000ULL) | /* FSEL bits to clear */ \ 499 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 500 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 501 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 502 503 #define IOMUX_GPIO_CLR_59 \ 504 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 505 IOMUX_FSEL_CLR(0x2000000ULL) | /* FSEL bits to clear */ \ 506 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 507 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 508 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 509 510 #define IOMUX_GPIO_CLR_60 \ 511 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 512 IOMUX_FSEL_CLR(0x2000000ULL) | /* FSEL bits to clear */ \ 513 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 514 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 515 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 516 517 #define IOMUX_GPIO_CLR_61 \ 518 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 519 IOMUX_FSEL_CLR(0x20000000ULL) | /* FSEL bits to clear */ \ 520 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 521 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 522 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 523 524 #define IOMUX_GPIO_CLR_62 \ 525 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 526 IOMUX_FSEL_CLR(0x4000000ULL) | /* FSEL bits to clear */ \ 527 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 528 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 529 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 530 531 #define IOMUX_GPIO_CLR_63 \ 532 (IOMUX_FLEXCOMM_CLR(0x0ULL, 0x0ULL) | /* Flexcomm bits to clear */ \ 533 IOMUX_FSEL_CLR(0x4000000ULL) | /* FSEL bits to clear */ \ 534 IOMUX_CTIMER_CLR(0ULL, 0ULL) | /* CTIMER offset to clear */ \ 535 IOMUX_SCTIMER_IN_CLR(0ULL, 0ULL) | /* SCTIMER input offset to clear */ \ 536 IOMUX_SCTIMER_OUT_CLR(0ULL, 0ULL)) /* SCTIMER output offset to clear */ 537 538 #define IOMUX_GPIO_OPS \ 539 IOMUX_GPIO_CLR_0, IOMUX_GPIO_CLR_1, IOMUX_GPIO_CLR_2, IOMUX_GPIO_CLR_3, \ 540 IOMUX_GPIO_CLR_4, IOMUX_GPIO_CLR_5, IOMUX_GPIO_CLR_6, IOMUX_GPIO_CLR_7, \ 541 IOMUX_GPIO_CLR_8, IOMUX_GPIO_CLR_9, IOMUX_GPIO_CLR_10, IOMUX_GPIO_CLR_11, \ 542 IOMUX_GPIO_CLR_12, IOMUX_GPIO_CLR_13, IOMUX_GPIO_CLR_14, IOMUX_GPIO_CLR_15, \ 543 IOMUX_GPIO_CLR_16, IOMUX_GPIO_CLR_17, IOMUX_GPIO_CLR_18, IOMUX_GPIO_CLR_19, \ 544 IOMUX_GPIO_CLR_20, IOMUX_GPIO_CLR_21, IOMUX_GPIO_CLR_22, IOMUX_GPIO_CLR_23, \ 545 IOMUX_GPIO_CLR_24, IOMUX_GPIO_CLR_25, IOMUX_GPIO_CLR_26, IOMUX_GPIO_CLR_27, \ 546 IOMUX_GPIO_CLR_28, IOMUX_GPIO_CLR_29, IOMUX_GPIO_CLR_30, IOMUX_GPIO_CLR_31, \ 547 IOMUX_GPIO_CLR_32, IOMUX_GPIO_CLR_33, IOMUX_GPIO_CLR_34, IOMUX_GPIO_CLR_35, \ 548 IOMUX_GPIO_CLR_36, IOMUX_GPIO_CLR_37, IOMUX_GPIO_CLR_38, IOMUX_GPIO_CLR_39, \ 549 IOMUX_GPIO_CLR_40, IOMUX_GPIO_CLR_41, IOMUX_GPIO_CLR_42, IOMUX_GPIO_CLR_43, \ 550 IOMUX_GPIO_CLR_44, IOMUX_GPIO_CLR_45, IOMUX_GPIO_CLR_46, IOMUX_GPIO_CLR_47, \ 551 IOMUX_GPIO_CLR_48, IOMUX_GPIO_CLR_49, IOMUX_GPIO_CLR_50, IOMUX_GPIO_CLR_51, \ 552 IOMUX_GPIO_CLR_52, IOMUX_GPIO_CLR_53, IOMUX_GPIO_CLR_54, IOMUX_GPIO_CLR_55, \ 553 IOMUX_GPIO_CLR_56, IOMUX_GPIO_CLR_57, IOMUX_GPIO_CLR_58, IOMUX_GPIO_CLR_59, \ 554 IOMUX_GPIO_CLR_60, IOMUX_GPIO_CLR_61, IOMUX_GPIO_CLR_62, IOMUX_GPIO_CLR_63 555 556 /* 557 * Alternate mux functions. These functions select alternate 558 * modes for pins 559 */ 560 561 #define IO_MUX_FC0_USART_SCK_IO4 \ 562 (IOMUX_GPIO_IDX(4) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 563 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(0)) 564 565 #define IO_MUX_FC0_USART_SCK IO_MUX_FC0_USART_SCK_IO4 566 567 #define IO_MUX_FC0_USART_DATA_IO2 \ 568 (IOMUX_GPIO_IDX(2) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 569 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(9)) 570 571 #define IO_MUX_FC0_USART_DATA_IO3 \ 572 (IOMUX_GPIO_IDX(3) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 573 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(9)) 574 575 #define IO_MUX_FC0_USART_DATA IO_MUX_FC0_USART_DATA_IO2 IO_MUX_FC0_USART_DATA_IO3 576 577 #define IO_MUX_FC0_USART_CMD_IO0 \ 578 (IOMUX_GPIO_IDX(0) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 579 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(10)) 580 581 #define IO_MUX_FC0_USART_CMD_IO5 \ 582 (IOMUX_GPIO_IDX(5) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 583 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(10)) 584 585 #define IO_MUX_FC0_USART_CMD IO_MUX_FC0_USART_CMD_IO0 IO_MUX_FC0_USART_CMD_IO5 586 587 #define IO_MUX_FC0_I2C_2_3_IO2 \ 588 (IOMUX_GPIO_IDX(2) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 589 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(1)) 590 591 #define IO_MUX_FC0_I2C_2_3_IO3 \ 592 (IOMUX_GPIO_IDX(3) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 593 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(1)) 594 595 #define IO_MUX_FC0_I2C_2_3 IO_MUX_FC0_I2C_2_3_IO2 IO_MUX_FC0_I2C_2_3_IO3 596 597 #define IO_MUX_FC0_I2C_0_5_IO0 \ 598 (IOMUX_GPIO_IDX(0) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 599 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(4)) 600 601 #define IO_MUX_FC0_I2C_0_5_IO5 \ 602 (IOMUX_GPIO_IDX(5) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 603 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(4)) 604 605 #define IO_MUX_FC0_I2C_0_5 IO_MUX_FC0_I2C_0_5_IO0 IO_MUX_FC0_I2C_0_5_IO5 606 607 #define IO_MUX_FC0_I2S_IO2 \ 608 (IOMUX_GPIO_IDX(2) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 609 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(2)) 610 611 #define IO_MUX_FC0_I2S_IO3 \ 612 (IOMUX_GPIO_IDX(3) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 613 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(2)) 614 615 #define IO_MUX_FC0_I2S_IO4 \ 616 (IOMUX_GPIO_IDX(4) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 617 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(2)) 618 619 #define IO_MUX_FC0_I2S IO_MUX_FC0_I2S_IO2 IO_MUX_FC0_I2S_IO3 IO_MUX_FC0_I2S_IO4 620 621 #define IO_MUX_FC0_I2S_DATA_IO2 \ 622 (IOMUX_GPIO_IDX(2) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 623 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(8)) 624 625 #define IO_MUX_FC0_I2S_DATA IO_MUX_FC0_I2S_DATA_IO2 626 627 #define IO_MUX_FC0_SPI_SS0_IO0 \ 628 (IOMUX_GPIO_IDX(0) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 629 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(3)) 630 631 #define IO_MUX_FC0_SPI_SS0_IO2 \ 632 (IOMUX_GPIO_IDX(2) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 633 IOMUX_FLEXCOMM_IDX(0) | IOMUX_FLEXCOMM_BIT(3)) 634 635 #define IO_MUX_FC0_SPI_SS0_IO3 \ 636 (IOMUX_GPIO_IDX(3) | IOMUX_TYPE(IOMUX_FLEXCOMM) | \ 637 IOMUX_FLEXCOMM_IDX(0) | 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