1/* 2 * Copyright (c) 2023, NXP 3 * SPDX-License-Identifier: Apache-2.0 4 * 5 * Note: File generated by imx_cfg_utils.py 6 * from configuration data for MIMXRT1042XFP5B 7 */ 8 9/* 10 * SOC level pinctrl defintions 11 * These definitions define SOC level defaults for each pin, 12 * and select the pinmux for the pin. Pinmux entries are a tuple of: 13 * <mux_register mux_mode input_register input_daisy config_register> 14 * the mux_register and input_daisy reside in the IOMUXC peripheral, and 15 * the pinctrl driver will write the mux_mode and input_daisy values into 16 * each register, respectively. The config_register is used to configure 17 * the pin based on the devicetree properties set 18 */ 19 20/* 21 * NOTE: file fixup performed by imx_fixup_pinmux.py 22 * to correct missing daisy register values 23 */ 24 25&iomuxc { 26 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { 27 pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; 28 }; 29 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { 30 pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; 31 gpr = <0x400ac068 0x4 0x0>; 32 }; 33 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { 34 pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; 35 gpr = <0x400ac068 0x4 0x1>; 36 }; 37 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { 38 pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; 39 }; 40 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { 41 pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; 42 }; 43 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { 44 pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; 45 }; 46 /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { 47 pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; 48 }; 49 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { 50 pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; 51 }; 52 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { 53 pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; 54 gpr = <0x400ac068 0x5 0x0>; 55 }; 56 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio6_io05: IOMUXC_GPIO_AD_B0_05_GPIO6_IO05 { 57 pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; 58 gpr = <0x400ac068 0x5 0x1>; 59 }; 60 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_mqs_left: IOMUXC_GPIO_AD_B0_05_MQS_LEFT { 61 pinmux = <0x401f80d0 1 0x0 0 0x401f82c0>; 62 }; 63 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_sai2_tx_bclk: IOMUXC_GPIO_AD_B0_05_SAI2_TX_BCLK { 64 pinmux = <0x401f80d0 3 0x401f85c0 1 0x401f82c0>; 65 }; 66 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_src_boot_mode1: IOMUXC_GPIO_AD_B0_05_SRC_BOOT_MODE1 { 67 pinmux = <0x401f80d0 0 0x0 0 0x401f82c0>; 68 }; 69 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_IN17 { 70 pinmux = <0x401f80d0 6 0x401f862c 2 0x401f82c0>; 71 gpr = <0x400ac018 0x1d 0x0>; 72 }; 73 /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_inout17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_INOUT17 { 74 pinmux = <0x401f80d0 6 0x401f862c 2 0x401f82c0>; 75 gpr = <0x400ac018 0x1d 0x1>; 76 }; 77 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_enet_rx_clk: IOMUXC_GPIO_AD_B0_06_ENET_RX_CLK { 78 pinmux = <0x401f80d4 2 0x0 0 0x401f82c4>; 79 }; 80 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio1_io06: IOMUXC_GPIO_AD_B0_06_GPIO1_IO06 { 81 pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; 82 gpr = <0x400ac068 0x6 0x0>; 83 }; 84 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpio6_io06: IOMUXC_GPIO_AD_B0_06_GPIO6_IO06 { 85 pinmux = <0x401f80d4 5 0x0 0 0x401f82c4>; 86 gpr = <0x400ac068 0x6 0x1>; 87 }; 88 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_gpt2_compare1: IOMUXC_GPIO_AD_B0_06_GPT2_COMPARE1 { 89 pinmux = <0x401f80d4 1 0x0 0 0x401f82c4>; 90 }; 91 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_jtag_tms: IOMUXC_GPIO_AD_B0_06_JTAG_TMS { 92 pinmux = <0x401f80d4 0 0x0 0 0x401f82c4>; 93 }; 94 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_sai2_rx_bclk: IOMUXC_GPIO_AD_B0_06_SAI2_RX_BCLK { 95 pinmux = <0x401f80d4 3 0x401f85b4 1 0x401f82c4>; 96 }; 97 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { 98 pinmux = <0x401f80d4 6 0x401f8630 1 0x401f82c4>; 99 gpr = <0x400ac018 0x1e 0x0>; 100 }; 101 /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { 102 pinmux = <0x401f80d4 6 0x401f8630 1 0x401f82c4>; 103 gpr = <0x400ac018 0x1e 0x1>; 104 }; 105 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { 106 pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; 107 }; 108 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { 109 pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; 110 }; 111 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { 112 pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; 113 gpr = <0x400ac068 0x7 0x0>; 114 }; 115 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { 116 pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; 117 gpr = <0x400ac068 0x7 0x1>; 118 }; 119 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { 120 pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 121 }; 122 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_jtag_tck: IOMUXC_GPIO_AD_B0_07_JTAG_TCK { 123 pinmux = <0x401f80d8 0 0x0 0 0x401f82c8>; 124 }; 125 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_sai2_rx_sync: IOMUXC_GPIO_AD_B0_07_SAI2_RX_SYNC { 126 pinmux = <0x401f80d8 3 0x401f85bc 1 0x401f82c8>; 127 }; 128 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_xbar1_xbar_in19: IOMUXC_GPIO_AD_B0_07_XBAR1_XBAR_IN19 { 129 pinmux = <0x401f80d8 6 0x401f8654 1 0x401f82c8>; 130 gpr = <0x400ac018 0x1f 0x0>; 131 }; 132 /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_xbar1_xbar_inout19: IOMUXC_GPIO_AD_B0_07_XBAR1_XBAR_INOUT19 { 133 pinmux = <0x401f80d8 6 0x401f8654 1 0x401f82c8>; 134 gpr = <0x400ac018 0x1f 0x1>; 135 }; 136 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_enet_1588_event3_in: IOMUXC_GPIO_AD_B0_08_ENET_1588_EVENT3_IN { 137 pinmux = <0x401f80dc 7 0x0 0 0x401f82cc>; 138 }; 139 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_enet_rx_data3: IOMUXC_GPIO_AD_B0_08_ENET_RX_DATA3 { 140 pinmux = <0x401f80dc 2 0x0 0 0x401f82cc>; 141 }; 142 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_gpio1_io08: IOMUXC_GPIO_AD_B0_08_GPIO1_IO08 { 143 pinmux = <0x401f80dc 5 0x0 0 0x401f82cc>; 144 gpr = <0x400ac068 0x8 0x0>; 145 }; 146 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_gpio6_io08: IOMUXC_GPIO_AD_B0_08_GPIO6_IO08 { 147 pinmux = <0x401f80dc 5 0x0 0 0x401f82cc>; 148 gpr = <0x400ac068 0x8 0x1>; 149 }; 150 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_gpt2_compare3: IOMUXC_GPIO_AD_B0_08_GPT2_COMPARE3 { 151 pinmux = <0x401f80dc 1 0x0 0 0x401f82cc>; 152 }; 153 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_jtag_mod: IOMUXC_GPIO_AD_B0_08_JTAG_MOD { 154 pinmux = <0x401f80dc 0 0x0 0 0x401f82cc>; 155 }; 156 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_sai2_rx_data: IOMUXC_GPIO_AD_B0_08_SAI2_RX_DATA { 157 pinmux = <0x401f80dc 3 0x401f85b8 1 0x401f82cc>; 158 }; 159 /omit-if-no-ref/ iomuxc_gpio_ad_b0_08_xbar1_xbar_in20: IOMUXC_GPIO_AD_B0_08_XBAR1_XBAR_IN20 { 160 pinmux = <0x401f80dc 6 0x401f8634 1 0x401f82cc>; 161 }; 162 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_enet_rx_data2: IOMUXC_GPIO_AD_B0_09_ENET_RX_DATA2 { 163 pinmux = <0x401f80e0 2 0x0 0 0x401f82d0>; 164 }; 165 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_flexpwm2_pwma3: IOMUXC_GPIO_AD_B0_09_FLEXPWM2_PWMA3 { 166 pinmux = <0x401f80e0 1 0x401f8474 3 0x401f82d0>; 167 }; 168 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_gpio1_io09: IOMUXC_GPIO_AD_B0_09_GPIO1_IO09 { 169 pinmux = <0x401f80e0 5 0x0 0 0x401f82d0>; 170 gpr = <0x400ac068 0x9 0x0>; 171 }; 172 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_gpio6_io09: IOMUXC_GPIO_AD_B0_09_GPIO6_IO09 { 173 pinmux = <0x401f80e0 5 0x0 0 0x401f82d0>; 174 gpr = <0x400ac068 0x9 0x1>; 175 }; 176 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_gpt2_clk: IOMUXC_GPIO_AD_B0_09_GPT2_CLK { 177 pinmux = <0x401f80e0 7 0x401f876c 0 0x401f82d0>; 178 }; 179 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_jtag_tdi: IOMUXC_GPIO_AD_B0_09_JTAG_TDI { 180 pinmux = <0x401f80e0 0 0x0 0 0x401f82d0>; 181 }; 182 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_sai2_tx_data: IOMUXC_GPIO_AD_B0_09_SAI2_TX_DATA { 183 pinmux = <0x401f80e0 3 0x0 0 0x401f82d0>; 184 }; 185 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_semc_dqs4: IOMUXC_GPIO_AD_B0_09_SEMC_DQS4 { 186 pinmux = <0x401f80e0 9 0x401f8788 2 0x401f82d0>; 187 }; 188 /omit-if-no-ref/ iomuxc_gpio_ad_b0_09_xbar1_xbar_in21: IOMUXC_GPIO_AD_B0_09_XBAR1_XBAR_IN21 { 189 pinmux = <0x401f80e0 6 0x401f8658 1 0x401f82d0>; 190 }; 191 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_arm_trace_swo: IOMUXC_GPIO_AD_B0_10_ARM_TRACE_SWO { 192 pinmux = <0x401f80e4 9 0x0 0 0x401f82d4>; 193 }; 194 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_enet_1588_event0_out: IOMUXC_GPIO_AD_B0_10_ENET_1588_EVENT0_OUT { 195 pinmux = <0x401f80e4 7 0x0 0 0x401f82d4>; 196 }; 197 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_enet_crs: IOMUXC_GPIO_AD_B0_10_ENET_CRS { 198 pinmux = <0x401f80e4 2 0x0 0 0x401f82d4>; 199 }; 200 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_flexcan3_tx: IOMUXC_GPIO_AD_B0_10_FLEXCAN3_TX { 201 pinmux = <0x401f80e4 8 0x0 0 0x401f82d4>; 202 }; 203 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_flexpwm1_pwma3: IOMUXC_GPIO_AD_B0_10_FLEXPWM1_PWMA3 { 204 pinmux = <0x401f80e4 1 0x401f8454 3 0x401f82d4>; 205 }; 206 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_gpio1_io10: IOMUXC_GPIO_AD_B0_10_GPIO1_IO10 { 207 pinmux = <0x401f80e4 5 0x0 0 0x401f82d4>; 208 gpr = <0x400ac068 0xa 0x0>; 209 }; 210 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_gpio6_io10: IOMUXC_GPIO_AD_B0_10_GPIO6_IO10 { 211 pinmux = <0x401f80e4 5 0x0 0 0x401f82d4>; 212 gpr = <0x400ac068 0xa 0x1>; 213 }; 214 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_jtag_tdo: IOMUXC_GPIO_AD_B0_10_JTAG_TDO { 215 pinmux = <0x401f80e4 0 0x0 0 0x401f82d4>; 216 }; 217 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_sai2_mclk: IOMUXC_GPIO_AD_B0_10_SAI2_MCLK { 218 pinmux = <0x401f80e4 3 0x401f85b0 1 0x401f82d4>; 219 }; 220 /omit-if-no-ref/ iomuxc_gpio_ad_b0_10_xbar1_xbar_in22: IOMUXC_GPIO_AD_B0_10_XBAR1_XBAR_IN22 { 221 pinmux = <0x401f80e4 6 0x401f8638 1 0x401f82d4>; 222 }; 223 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_enet_1588_event0_in: IOMUXC_GPIO_AD_B0_11_ENET_1588_EVENT0_IN { 224 pinmux = <0x401f80e8 7 0x401f8444 1 0x401f82d8>; 225 }; 226 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_enet_col: IOMUXC_GPIO_AD_B0_11_ENET_COL { 227 pinmux = <0x401f80e8 2 0x0 0 0x401f82d8>; 228 }; 229 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_flexcan3_rx: IOMUXC_GPIO_AD_B0_11_FLEXCAN3_RX { 230 pinmux = <0x401f80e8 8 0x401f878c 2 0x401f82d8>; 231 }; 232 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_flexpwm1_pwmb3: IOMUXC_GPIO_AD_B0_11_FLEXPWM1_PWMB3 { 233 pinmux = <0x401f80e8 1 0x401f8464 3 0x401f82d8>; 234 }; 235 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_gpio1_io11: IOMUXC_GPIO_AD_B0_11_GPIO1_IO11 { 236 pinmux = <0x401f80e8 5 0x0 0 0x401f82d8>; 237 gpr = <0x400ac068 0xb 0x0>; 238 }; 239 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_gpio6_io11: IOMUXC_GPIO_AD_B0_11_GPIO6_IO11 { 240 pinmux = <0x401f80e8 5 0x0 0 0x401f82d8>; 241 gpr = <0x400ac068 0xb 0x1>; 242 }; 243 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_jtag_trstb: IOMUXC_GPIO_AD_B0_11_JTAG_TRSTB { 244 pinmux = <0x401f80e8 0 0x0 0 0x401f82d8>; 245 }; 246 /omit-if-no-ref/ iomuxc_gpio_ad_b0_11_semc_clk6: IOMUXC_GPIO_AD_B0_11_SEMC_CLK6 { 247 pinmux = <0x401f80e8 9 0x0 0 0x401f82d8>; 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