1 /***************************************************************************//** 2 * \file cyw89829b0kml.h 3 * 4 * \brief 5 * CYW89829B0KML device header 6 * 7 ******************************************************************************** 8 * \copyright 9 * (c) (2016-2023), Cypress Semiconductor Corporation (an Infineon company) or 10 * an affiliate of Cypress Semiconductor Corporation. 11 * 12 * SPDX-License-Identifier: Apache-2.0 13 * 14 * Licensed under the Apache License, Version 2.0 (the "License"); 15 * you may not use this file except in compliance with the License. 16 * You may obtain a copy of the License at 17 * 18 * http://www.apache.org/licenses/LICENSE-2.0 19 * 20 * Unless required by applicable law or agreed to in writing, software 21 * distributed under the License is distributed on an "AS IS" BASIS, 22 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. 23 * See the License for the specific language governing permissions and 24 * limitations under the License. 25 *******************************************************************************/ 26 27 #ifndef _CYW89829B0KML_H_ 28 #define _CYW89829B0KML_H_ 29 30 /** 31 * \addtogroup group_device CYW89829B0KML 32 * \{ 33 */ 34 35 /** 36 * \addtogroup Configuration_of_CMSIS 37 * \{ 38 */ 39 40 /******************************************************************************* 41 * Interrupt Number Definition 42 *******************************************************************************/ 43 44 typedef enum { 45 /* ARM Cortex-M33 Core Interrupt Numbers */ 46 Reset_IRQn = -15, /*!< -15 Reset Vector, invoked on Power up and warm reset */ 47 NonMaskableInt_IRQn = -14, /*!< -14 Non maskable Interrupt, cannot be stopped or preempted */ 48 HardFault_IRQn = -13, /*!< -13 Hard Fault, all classes of Fault */ 49 MemoryManagement_IRQn = -12, /*!< -12 Memory Management, MPU mismatch, including Access Violation and No Match */ 50 BusFault_IRQn = -11, /*!< -11 Bus Fault, Pre-Fetch-, Memory Access Fault, other address/memory related Fault */ 51 UsageFault_IRQn = -10, /*!< -10 Usage Fault, i.e. Undef Instruction, Illegal State Transition */ 52 SecureFault_IRQn = -9, /*!< -9 Secure Fault Interrupt */ 53 SVCall_IRQn = -5, /*!< -5 System Service Call via SVC instruction */ 54 DebugMonitor_IRQn = -4, /*!< -4 Debug Monitor */ 55 PendSV_IRQn = -2, /*!< -2 Pendable request for system service */ 56 SysTick_IRQn = -1, /*!< -1 System Tick Timer */ 57 /* CYW89829B0KML Peripheral Interrupt Numbers */ 58 ioss_interrupts_gpio_0_IRQn = 0, /*!< 0 [DeepSleep] GPIO Port Interrupt #0 */ 59 ioss_interrupts_gpio_1_IRQn = 1, /*!< 1 [DeepSleep] GPIO Port Interrupt #1 */ 60 ioss_interrupts_gpio_2_IRQn = 2, /*!< 2 [DeepSleep] GPIO Port Interrupt #2 */ 61 ioss_interrupts_gpio_3_IRQn = 3, /*!< 3 [DeepSleep] GPIO Port Interrupt #3 */ 62 ioss_interrupts_gpio_4_IRQn = 4, /*!< 4 [DeepSleep] GPIO Port Interrupt #4 */ 63 ioss_interrupts_gpio_5_IRQn = 5, /*!< 5 [DeepSleep] GPIO Port Interrupt #5 */ 64 ioss_interrupt_vdd_IRQn = 6, /*!< 6 [DeepSleep] GPIO Supply Detect Interrupt */ 65 ioss_interrupt_gpio_IRQn = 7, /*!< 7 [DeepSleep] GPIO All Ports */ 66 scb_0_interrupt_IRQn = 8, /*!< 8 [DeepSleep] Serial Communication Block #0 (DeepSleep capable) */ 67 srss_interrupt_mcwdt_0_IRQn = 9, /*!< 9 [DeepSleep] Multi Counter Watchdog Timer interrupt */ 68 srss_interrupt_backup_IRQn = 10, /*!< 10 [DeepSleep] Backup domain interrupt */ 69 srss_interrupt_IRQn = 11, /*!< 11 [DeepSleep] Other combined Interrupts for srss (LVD and CLKCAL, CLKCAL only supported in Active mode) */ 70 cpuss_interrupts_ipc_dpslp_0_IRQn = 12, /*!< 12 [DeepSleep] cpuss Inter Process Communication Interrupt #0 */ 71 cpuss_interrupts_ipc_dpslp_1_IRQn = 13, /*!< 13 [DeepSleep] cpuss Inter Process Communication Interrupt #1 */ 72 keyscan_interrupt_IRQn = 14, /*!< 14 [DeepSleep] mxkeyscan interrupt for keyscan edge or fifo thresh to WIC in M33 */ 73 srss_interrupt_wdt_IRQn = 15, /*!< 15 [DeepSleep] Interrupt from WDT */ 74 btss_interrupt_btss_ipc_IRQn = 16, /*!< 16 [DeepSleep] interrupt from BTSS IPC */ 75 scb_1_interrupt_IRQn = 17, /*!< 17 [Active] Serial Communication Block #1 */ 76 scb_2_interrupt_IRQn = 18, /*!< 18 [Active] Serial Communication Block #2 */ 77 cpuss_interrupts_dw0_0_IRQn = 19, /*!< 19 [Active] cpuss DataWire #0, Channel #0 */ 78 cpuss_interrupts_dw0_1_IRQn = 20, /*!< 20 [Active] cpuss DataWire #0, Channel #1 */ 79 cpuss_interrupts_dw0_2_IRQn = 21, /*!< 21 [Active] cpuss DataWire #0, Channel #2 */ 80 cpuss_interrupts_dw0_3_IRQn = 22, /*!< 22 [Active] cpuss DataWire #0, Channel #3 */ 81 cpuss_interrupts_dw0_4_IRQn = 23, /*!< 23 [Active] cpuss DataWire #0, Channel #4 */ 82 cpuss_interrupts_dw0_5_IRQn = 24, /*!< 24 [Active] cpuss DataWire #0, Channel #5 */ 83 cpuss_interrupts_dw0_6_IRQn = 25, /*!< 25 [Active] cpuss DataWire #0, Channel #6 */ 84 cpuss_interrupts_dw0_7_IRQn = 26, /*!< 26 [Active] cpuss DataWire #0, Channel #7 */ 85 cpuss_interrupts_dw0_8_IRQn = 27, /*!< 27 [Active] cpuss DataWire #0, Channel #8 */ 86 cpuss_interrupts_dw0_9_IRQn = 28, /*!< 28 [Active] cpuss DataWire #0, Channel #9 */ 87 cpuss_interrupts_dw0_10_IRQn = 29, /*!< 29 [Active] cpuss DataWire #0, Channel #10 */ 88 cpuss_interrupts_dw0_11_IRQn = 30, /*!< 30 [Active] cpuss DataWire #0, Channel #11 */ 89 cpuss_interrupts_dw0_12_IRQn = 31, /*!< 31 [Active] cpuss DataWire #0, Channel #12 */ 90 cpuss_interrupts_dw0_13_IRQn = 32, /*!< 32 [Active] cpuss DataWire #0, Channel #13 */ 91 cpuss_interrupts_dw0_14_IRQn = 33, /*!< 33 [Active] cpuss DataWire #0, Channel #14 */ 92 cpuss_interrupts_dw0_15_IRQn = 34, /*!< 34 [Active] cpuss DataWire #0, Channel #15 */ 93 cpuss_interrupt_mpc_promc_IRQn = 35, /*!< 35 [Active] PROMC Int */ 94 cpuss_interrupt_ppu_sramc0_IRQn = 36, /*!< 36 [Active] PPU SRAM0 */ 95 cpuss_interrupt_mpc_sramc0_IRQn = 37, /*!< 37 [Active] MPC SRAM0 */ 96 cpuss_interrupt_cm33_0_fp_IRQn = 38, /*!< 38 [Active] CM33 0 Floating Point Interrupt */ 97 cpuss_interrupts_cm33_0_cti_0_IRQn = 39, /*!< 39 [Active] CM33-0 CTI interrupt outputs */ 98 cpuss_interrupts_cm33_0_cti_1_IRQn = 40, /*!< 40 [Active] CM33-1 CTI interrupt outputs */ 99 cpuss_interrupt_exp_br_ahb_error_IRQn = 41, /*!< 41 [Active] EXPANSION BRIDGE AHB Error interrupt */ 100 tcpwm_0_interrupts_0_IRQn = 42, /*!< 42 [Active] TCPWM #0, Counter #0 */ 101 tcpwm_0_interrupts_1_IRQn = 43, /*!< 43 [Active] TCPWM #0, Counter #1 */ 102 tcpwm_0_interrupts_256_IRQn = 44, /*!< 44 [Active] TCPWM #0, Counter #256 */ 103 tcpwm_0_interrupts_257_IRQn = 45, /*!< 45 [Active] TCPWM #0, Counter #257 */ 104 tcpwm_0_interrupts_258_IRQn = 46, /*!< 46 [Active] TCPWM #0, Counter #258 */ 105 tcpwm_0_interrupts_259_IRQn = 47, /*!< 47 [Active] TCPWM #0, Counter #259 */ 106 tcpwm_0_interrupts_260_IRQn = 48, /*!< 48 [Active] TCPWM #0, Counter #260 */ 107 tcpwm_0_interrupts_261_IRQn = 49, /*!< 49 [Active] TCPWM #0, Counter #261 */ 108 tcpwm_0_interrupts_262_IRQn = 50, /*!< 50 [Active] TCPWM #0, Counter #262 */ 109 smif_interrupt_normal_IRQn = 51, /*!< 51 [Active] Serial Memory Interface interrupt */ 110 smif_interrupt_mpc_IRQn = 52, /*!< 52 [Active] Serial Memory Interface interrupt */ 111 tdm_0_interrupts_rx_0_IRQn = 53, /*!< 53 [Active] TDM0 Audio interrupt RX */ 112 tdm_0_interrupts_tx_0_IRQn = 54, /*!< 54 [Active] TDM0 Audio interrupt TX */ 113 pdm_0_interrupts_0_IRQn = 55, /*!< 55 [Active] PDM0/PCM0 Audio interrupt */ 114 pdm_0_interrupts_1_IRQn = 56, /*!< 56 [Active] PDM0/PCM0 Audio interrupt */ 115 srss_interrupt_main_ppu_IRQn = 57, /*!< 57 [Active] SRSS Main PPU Interrupt */ 116 peri_interrupt_ppc_IRQn = 58, /*!< 58 [Active] PERI PPC Interrupt */ 117 peri_interrupt_ahb_error_IRQn = 59, /*!< 59 [Active] PERI AHB Interrupt */ 118 lin_0_interrupts_0_IRQn = 60, /*!< 60 [Active] LIN Interrupt, Channel #0 */ 119 lin_0_interrupts_1_IRQn = 61, /*!< 61 [Active] LIN Interrupt, Channel #1 */ 120 crypto_interrupt_error_IRQn = 62, /*!< 62 [Active] Crypto Interrupt */ 121 cpuss_interrupt_ppu_cpuss_IRQn = 63, /*!< 63 [Active] CPUSS PPU Interrupt */ 122 canfd_0_interrupts0_0_IRQn = 64, /*!< 64 [Active] CAN #0, Interrupt #0, Channel #0 */ 123 canfd_0_interrupts1_0_IRQn = 65, /*!< 65 [Active] CAN #0, Interrupt #1, Channel #0 */ 124 canfd_0_interrupt0_IRQn = 66, /*!< 66 [Active] Can #0, Consolidated interrupt #0 */ 125 adcmic_interrupt_adcmic_IRQn = 67, /*!< 67 [Active] ADCMIC interrupt */ 126 btss_interrupt_btss_exception_IRQn = 68, /*!< 68 [Active] interrupt indicating BTSS has encountered exception */ 127 crypto_interrupt_trng_IRQn = 69, /*!< 69 [Active] Crypto TRNG Interrupt */ 128 unconnected_IRQn = 240 /*!< 240 Unconnected */ 129 } IRQn_Type; 130 131 132 /******************************************************************************* 133 * Processor and Core Peripheral Section 134 *******************************************************************************/ 135 136 /* Configuration of the ARM Cortex-M33 Processor and Core Peripherals */ 137 #define __CM33_REV 0x0001U /*!< CM33 Core Revision */ 138 #define __NVIC_PRIO_BITS 3 /*!< Number of Bits used for Priority Levels */ 139 #define __Vendor_SysTickConfig 0 /*!< Set to 1 if different SysTick Config is used */ 140 #define __VTOR_PRESENT 1 /*!< Set to 1 if CPU supports Vector Table Offset Register */ 141 #define __MPU_PRESENT 1 /*!< MPU present or not */ 142 #define __FPU_PRESENT 0 /*!< FPU present or not */ 143 #define __CM0P_PRESENT 0 /*!< CM0P present or not */ 144 #define __DTCM_PRESENT 0 /*!< Data Tightly Coupled Memory is present or not */ 145 #define __ICACHE_PRESENT 0 /*!< Instruction Cache present or not */ 146 #define __DCACHE_PRESENT 0 /*!< Data Cache present or not */ 147 #define __DSP_PRESENT 0 /*!< DSP extension present or not */ 148 #define __SAUREGION_PRESENT 0 /*!< SAU regions present or not */ 149 150 /** \} Configuration_of_CMSIS */ 151 152 #include "core_cm33.h" /*!< ARM Cortex-M33 processor and core peripherals */ 153 154 155 /* Memory Blocks */ 156 #define CY_ROM_BASE 0x00000000UL 157 #define CY_ROM_CBUS_BASE 0x00000000UL 158 #define CY_ROM_SIZE 0x00010000UL 159 #define CY_ROM_NS_SBUS_BASE 0x00000000UL 160 #define CY_ROM_NS_CBUS_BASE 0x00000000UL 161 #define CY_ROM_S_SBUS_BASE 0x10000000UL 162 #define CY_ROM_S_CBUS_BASE 0x10000000UL 163 #define CY_CAN0MRAM_BASE 0x40450000UL 164 #define CY_CAN0MRAM_CBUS_BASE 0x40450000UL 165 #define CY_CAN0MRAM_SIZE 0x00010000UL 166 #define CY_CAN0MRAM_NS_SBUS_BASE 0x40450000UL 167 #define CY_CAN0MRAM_NS_CBUS_BASE 0x40450000UL 168 #define CY_CAN0MRAM_S_SBUS_BASE 0x50450000UL 169 #define CY_CAN0MRAM_S_CBUS_BASE 0x50450000UL 170 #define CY_EFUSE_BASE 0x40810800UL 171 #define CY_EFUSE_CBUS_BASE 0x40810800UL 172 #define CY_EFUSE_SIZE 0x00000200UL 173 #define CY_EFUSE_NS_SBUS_BASE 0x40810800UL 174 #define CY_EFUSE_NS_CBUS_BASE 0x40810800UL 175 #define CY_EFUSE_S_SBUS_BASE 0x50810800UL 176 #define CY_EFUSE_S_CBUS_BASE 0x50810800UL 177 #define CY_XIP_BASE 0x60000000UL 178 #define CY_XIP_CBUS_BASE 0x08000000UL 179 #define CY_XIP_SIZE 0x08000000UL 180 #define CY_XIP_NS_SBUS_BASE 0x60000000UL 181 #define CY_XIP_NS_CBUS_BASE 0x08000000UL 182 #define CY_XIP_S_SBUS_BASE 0x70000000UL 183 #define CY_XIP_S_CBUS_BASE 0x18000000UL 184 #define CY_SRAM0_BASE 0x20000000UL 185 #define CY_SRAM0_CBUS_BASE 0x04000000UL 186 #define CY_SRAM0_SIZE 0x00040000UL 187 #define CY_SRAM0_NS_SBUS_BASE 0x20000000UL 188 #define CY_SRAM0_NS_CBUS_BASE 0x04000000UL 189 #define CY_SRAM0_S_SBUS_BASE 0x30000000UL 190 #define CY_SRAM0_S_CBUS_BASE 0x14000000UL 191 192 #include "system_cat1b.h" /*!< Category 1B System */ 193 194 /* IP List */ 195 #define CY_IP_MXS40ADCMIC 1u 196 #define CY_IP_MXS40ADCMIC_INSTANCES 1u 197 #define CY_IP_MXS40ADCMIC_VERSION 1u 198 #define CY_IP_MXS40BLE52SS 1u 199 #define CY_IP_MXS40BLE52SS_INSTANCES 1u 200 #define CY_IP_MXS40BLE52SS_VERSION 1u 201 #define CY_IP_MXTTCANFD 1u 202 #define CY_IP_MXTTCANFD_INSTANCES 1u 203 #define CY_IP_MXTTCANFD_VERSION 3u 204 #define CY_IP_M33SYSCPUSS 1u 205 #define CY_IP_M33SYSCPUSS_INSTANCES 1u 206 #define CY_IP_M33SYSCPUSS_VERSION 1u 207 #define CY_IP_MXCRYPTOLITE 1u 208 #define CY_IP_MXCRYPTOLITE_INSTANCES 1u 209 #define CY_IP_MXCRYPTOLITE_VERSION 1u 210 #define CY_IP_MXDFT 1u 211 #define CY_IP_MXDFT_INSTANCES 1u 212 #define CY_IP_MXDFT_VERSION 2u 213 #define CY_IP_MXEFUSE 1u 214 #define CY_IP_MXEFUSE_INSTANCES 1u 215 #define CY_IP_MXEFUSE_VERSION 3u 216 #define CY_IP_MXS40SIOSS 1u 217 #define CY_IP_MXS40SIOSS_INSTANCES 1u 218 #define CY_IP_MXS40SIOSS_VERSION 1u 219 #define CY_IP_MXKEYSCAN 1u 220 #define CY_IP_MXKEYSCAN_INSTANCES 1u 221 #define CY_IP_MXKEYSCAN_VERSION 1u 222 #define CY_IP_MXLIN 1u 223 #define CY_IP_MXLIN_INSTANCES 1u 224 #define CY_IP_MXLIN_VERSION 1u 225 #define CY_IP_MXCM33 1u 226 #define CY_IP_MXCM33_INSTANCES 1u 227 #define CY_IP_MXCM33_VERSION 1u 228 #define CY_IP_MXDW 1u 229 #define CY_IP_MXDW_INSTANCES 1u 230 #define CY_IP_MXDW_VERSION 1u 231 #define CY_IP_MXIPC 1u 232 #define CY_IP_MXIPC_INSTANCES 1u 233 #define CY_IP_MXIPC_VERSION 1u 234 #define CY_IP_MXPROMC 1u 235 #define CY_IP_MXPROMC_INSTANCES 1u 236 #define CY_IP_MXPROMC_VERSION 1u 237 #define CY_IP_MXSRAMC 1u 238 #define CY_IP_MXSRAMC_INSTANCES 1u 239 #define CY_IP_MXSRAMC_VERSION 1u 240 #define CY_IP_MXPDM 1u 241 #define CY_IP_MXPDM_INSTANCES 1u 242 #define CY_IP_MXPDM_VERSION 1u 243 #define CY_IP_MXSPERI 1u 244 #define CY_IP_MXSPERI_INSTANCES 1u 245 #define CY_IP_MXSPERI_VERSION 1u 246 #define CY_IP_MXSPERI_TR 1u 247 #define CY_IP_MXSPERI_TR_INSTANCES 1u 248 #define CY_IP_MXSPERI_TR_VERSION 1u 249 #define CY_IP_MXSCB 1u 250 #define CY_IP_MXSCB_INSTANCES 3u 251 #define CY_IP_MXSCB_VERSION 4u 252 #define CY_IP_MXSMIF 1u 253 #define CY_IP_MXSMIF_INSTANCES 1u 254 #define CY_IP_MXSMIF_VERSION 3u 255 #define CY_IP_MXS40SSRSS 1u 256 #define CY_IP_MXS40SSRSS_INSTANCES 1u 257 #define CY_IP_MXS40SSRSS_VERSION 1u 258 #define CY_IP_MXTCPWM 1u 259 #define CY_IP_MXTCPWM_INSTANCES 1u 260 #define CY_IP_MXTCPWM_VERSION 2u 261 #define CY_IP_MXTDM 1u 262 #define CY_IP_MXTDM_INSTANCES 1u 263 #define CY_IP_MXTDM_VERSION 1u 264 265 #include "cyw20829_config.h" 266 #include "gpio_cyw20829_40_qfn.h" 267 268 #define CY_DEVICE_CYW20829 269 #define CY_DEVICE_SERIES_89829 270 #define CY_SILICON_ID 0xEB452110UL 271 #define CY_HF_CLK_MAX_FREQ 96000000UL 272 273 274 /******************************************************************************* 275 * PERI 276 *******************************************************************************/ 277 278 #define PERI_BASE 0x40000000UL 279 #define PERI ((PERI_Type*) PERI_BASE) /* 0x40000000 */ 280 #define PERI_GR0 ((PERI_GR_Type*) &PERI->GR[0]) /* 0x40004000 */ 281 #define PERI_GR1 ((PERI_GR_Type*) &PERI->GR[1]) /* 0x40004040 */ 282 #define PERI_GR2 ((PERI_GR_Type*) &PERI->GR[2]) /* 0x40004080 */ 283 #define PERI_GR3 ((PERI_GR_Type*) &PERI->GR[3]) /* 0x400040C0 */ 284 #define PERI_TR_GR0 ((PERI_TR_GR_Type*) &PERI->TR_GR[0]) /* 0x40008000 */ 285 #define PERI_TR_GR1 ((PERI_TR_GR_Type*) &PERI->TR_GR[1]) /* 0x40008400 */ 286 #define PERI_TR_GR2 ((PERI_TR_GR_Type*) &PERI->TR_GR[2]) /* 0x40008800 */ 287 #define PERI_TR_GR3 ((PERI_TR_GR_Type*) &PERI->TR_GR[3]) /* 0x40008C00 */ 288 #define PERI_TR_GR4 ((PERI_TR_GR_Type*) &PERI->TR_GR[4]) /* 0x40009000 */ 289 #define PERI_TR_GR5 ((PERI_TR_GR_Type*) &PERI->TR_GR[5]) /* 0x40009400 */ 290 #define PERI_TR_GR6 ((PERI_TR_GR_Type*) &PERI->TR_GR[6]) /* 0x40009800 */ 291 #define PERI_TR_GR7 ((PERI_TR_GR_Type*) &PERI->TR_GR[7]) /* 0x40009C00 */ 292 #define PERI_TR_GR8 ((PERI_TR_GR_Type*) &PERI->TR_GR[8]) /* 0x4000A000 */ 293 #define PERI_TR_GR9 ((PERI_TR_GR_Type*) &PERI->TR_GR[9]) /* 0x4000A400 */ 294 #define PERI_TR_1TO1_GR0 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[0]) /* 0x4000C000 */ 295 #define PERI_TR_1TO1_GR1 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[1]) /* 0x4000C400 */ 296 #define PERI_TR_1TO1_GR2 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[2]) /* 0x4000C800 */ 297 #define PERI_TR_1TO1_GR3 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[3]) /* 0x4000CC00 */ 298 #define PERI_TR_1TO1_GR4 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[4]) /* 0x4000D000 */ 299 300 /******************************************************************************* 301 * PPC 302 *******************************************************************************/ 303 304 #define PPC_BASE 0x40020000UL 305 #define PPC ((PPC_Type*) PPC_BASE) /* 0x40020000 */ 306 #define PPC_R_ADDR0 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[0]) /* 0x40025000 */ 307 #define PPC_R_ADDR1 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[1]) /* 0x40025004 */ 308 #define PPC_R_ADDR2 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[2]) /* 0x40025008 */ 309 #define PPC_R_ADDR3 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[3]) /* 0x4002500C */ 310 #define PPC_R_ADDR4 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[4]) /* 0x40025010 */ 311 #define PPC_R_ADDR5 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[5]) /* 0x40025014 */ 312 #define PPC_R_ADDR6 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[6]) /* 0x40025018 */ 313 #define PPC_R_ADDR7 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[7]) /* 0x4002501C */ 314 #define PPC_R_ADDR8 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[8]) /* 0x40025020 */ 315 #define PPC_R_ADDR9 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[9]) /* 0x40025024 */ 316 #define PPC_R_ADDR10 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[10]) /* 0x40025028 */ 317 #define PPC_R_ADDR11 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[11]) /* 0x4002502C */ 318 #define PPC_R_ADDR12 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[12]) /* 0x40025030 */ 319 #define PPC_R_ADDR13 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[13]) /* 0x40025034 */ 320 #define PPC_R_ADDR14 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[14]) /* 0x40025038 */ 321 #define PPC_R_ADDR15 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[15]) /* 0x4002503C */ 322 #define PPC_R_ADDR16 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[16]) /* 0x40025040 */ 323 #define PPC_R_ADDR17 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[17]) /* 0x40025044 */ 324 #define PPC_R_ADDR18 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[18]) /* 0x40025048 */ 325 #define PPC_R_ADDR19 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[19]) /* 0x4002504C */ 326 #define PPC_R_ADDR20 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[20]) /* 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632 #define PERI_PCLK_GR5 ((PERI_PCLK_GR_Type*) &PERI_PCLK->GR[5]) /* 0x4004A000 */ 633 #define PERI_PCLK_GR6 ((PERI_PCLK_GR_Type*) &PERI_PCLK->GR[6]) /* 0x4004C000 */ 634 635 /******************************************************************************* 636 * RAMC_PPU 637 *******************************************************************************/ 638 639 #define RAMC_PPU0_BASE 0x40100000UL 640 #define RAMC_PPU1_BASE 0x40101000UL 641 #define RAMC_PPU2_BASE 0x40102000UL 642 #define RAMC_PPU0 ((RAMC_PPU_Type*) RAMC_PPU0_BASE) /* 0x40100000 */ 643 #define RAMC_PPU1 ((RAMC_PPU_Type*) RAMC_PPU1_BASE) /* 0x40101000 */ 644 #define RAMC_PPU2 ((RAMC_PPU_Type*) RAMC_PPU2_BASE) /* 0x40102000 */ 645 646 /******************************************************************************* 647 * ICACHE 648 *******************************************************************************/ 649 650 #define ICACHE0_BASE 0x40103000UL 651 #define ICACHE1_BASE 0x40104000UL 652 #define ICACHE0 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DW0_CH_STRUCT3 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[3]) /* 0x401880C0 */ 695 #define DW0_CH_STRUCT4 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[4]) /* 0x40188100 */ 696 #define DW0_CH_STRUCT5 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[5]) /* 0x40188140 */ 697 #define DW0_CH_STRUCT6 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[6]) /* 0x40188180 */ 698 #define DW0_CH_STRUCT7 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[7]) /* 0x401881C0 */ 699 #define DW0_CH_STRUCT8 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[8]) /* 0x40188200 */ 700 #define DW0_CH_STRUCT9 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[9]) /* 0x40188240 */ 701 #define DW0_CH_STRUCT10 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[10]) /* 0x40188280 */ 702 #define DW0_CH_STRUCT11 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[11]) /* 0x401882C0 */ 703 #define DW0_CH_STRUCT12 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[12]) /* 0x40188300 */ 704 #define DW0_CH_STRUCT13 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[13]) /* 0x40188340 */ 705 #define DW0_CH_STRUCT14 ((DW_CH_STRUCT_Type*) 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*******************************************************************************/ 727 728 #define CPUSS_SL_CTL_BASE 0x401C8000UL 729 #define CPUSS_SL_CTL ((CPUSS_SL_CTL_Type*) CPUSS_SL_CTL_BASE) /* 0x401C8000 */ 730 731 /******************************************************************************* 732 * IPC 733 *******************************************************************************/ 734 735 #define IPC_BASE 0x401D0000UL 736 #define IPC ((IPC_Type*) IPC_BASE) /* 0x401D0000 */ 737 #define IPC_STRUCT0 ((IPC_STRUCT_Type*) &IPC->STRUCT[0]) /* 0x401D0000 */ 738 #define IPC_STRUCT1 ((IPC_STRUCT_Type*) &IPC->STRUCT[1]) /* 0x401D0020 */ 739 #define IPC_STRUCT2 ((IPC_STRUCT_Type*) &IPC->STRUCT[2]) /* 0x401D0040 */ 740 #define IPC_STRUCT3 ((IPC_STRUCT_Type*) &IPC->STRUCT[3]) /* 0x401D0060 */ 741 #define IPC_INTR_STRUCT0 ((IPC_INTR_STRUCT_Type*) &IPC->INTR_STRUCT[0]) /* 0x401D1000 */ 742 #define IPC_INTR_STRUCT1 ((IPC_INTR_STRUCT_Type*) &IPC->INTR_STRUCT[1]) /* 0x401D1020 */ 743 744 /******************************************************************************* 745 * SRSS 746 *******************************************************************************/ 747 748 #define SRSS_BASE 0x40200000UL 749 #define SRSS ((SRSS_Type*) SRSS_BASE) /* 0x40200000 */ 750 #define MCWDT_STRUCT0 ((MCWDT_STRUCT_Type*) &SRSS->MCWDT_STRUCT[0]) /* 0x4020D000 */ 751 752 /******************************************************************************* 753 * PWRMODE 754 *******************************************************************************/ 755 756 #define PWRMODE_BASE 0x40210000UL 757 #define PWRMODE ((PWRMODE_Type*) PWRMODE_BASE) /* 0x40210000 */ 758 #define PWRMODE_PD0 ((PWRMODE_PD_Type*) &PWRMODE->PD[0]) /* 0x40210000 */ 759 #define PWRMODE_PD1 ((PWRMODE_PD_Type*) &PWRMODE->PD[1]) /* 0x40210010 */ 760 #define PWRMODE_PD2 ((PWRMODE_PD_Type*) &PWRMODE->PD[2]) /* 0x40210020 */ 761 #define PWRMODE_PD3 ((PWRMODE_PD_Type*) &PWRMODE->PD[3]) /* 0x40210030 */ 762 #define PWRMODE_PD4 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/* 0x40211000 */ 775 #define PWRMODE_PPU_MAIN_PPU_MAIN ((PWRMODE_PPU_MAIN_PPU_MAIN_Type*) &PWRMODE->PPU_MAIN.PPU_MAIN) /* 0x40211000 */ 776 777 /******************************************************************************* 778 * BACKUP 779 *******************************************************************************/ 780 781 #define BACKUP_BASE 0x40220000UL 782 #define BACKUP ((BACKUP_Type*) BACKUP_BASE) /* 0x40220000 */ 783 784 /******************************************************************************* 785 * CRYPTOLITE 786 *******************************************************************************/ 787 788 #define CRYPTOLITE_BASE 0x40230000UL 789 #define CRYPTOLITE ((CRYPTOLITE_Type*) CRYPTOLITE_BASE) /* 0x40230000 */ 790 791 /******************************************************************************* 792 * HSIOM 793 *******************************************************************************/ 794 795 #define HSIOM_BASE 0x40400000UL 796 #define HSIOM ((HSIOM_Type*) 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