1 /***************************************************************************//** 2 * \file cyw20829a0kml.h 3 * 4 * \brief 5 * CYW20829A0KML device header 6 * 7 ******************************************************************************** 8 * \copyright 9 * (c) (2016-2023), Cypress Semiconductor Corporation (an Infineon company) or 10 * an affiliate of Cypress Semiconductor Corporation. 11 * 12 * SPDX-License-Identifier: Apache-2.0 13 * 14 * Licensed under the Apache License, Version 2.0 (the "License"); 15 * you may not use this file except in compliance with the License. 16 * You may obtain a copy of the License at 17 * 18 * http://www.apache.org/licenses/LICENSE-2.0 19 * 20 * Unless required by applicable law or agreed to in writing, software 21 * distributed under the License is distributed on an "AS IS" BASIS, 22 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. 23 * See the License for the specific language governing permissions and 24 * limitations under the License. 25 *******************************************************************************/ 26 27 #ifndef _CYW20829A0KML_H_ 28 #define _CYW20829A0KML_H_ 29 30 /** 31 * \addtogroup group_device CYW20829A0KML 32 * \{ 33 */ 34 35 /** 36 * \addtogroup Configuration_of_CMSIS 37 * \{ 38 */ 39 40 /******************************************************************************* 41 * Interrupt Number Definition 42 *******************************************************************************/ 43 44 typedef enum { 45 /* ARM Cortex-M33 Core Interrupt Numbers */ 46 Reset_IRQn = -15, /*!< -15 Reset Vector, invoked on Power up and warm reset */ 47 NonMaskableInt_IRQn = -14, /*!< -14 Non maskable Interrupt, cannot be stopped or preempted */ 48 HardFault_IRQn = -13, /*!< -13 Hard Fault, all classes of Fault */ 49 MemoryManagement_IRQn = -12, /*!< -12 Memory Management, MPU mismatch, including Access Violation and No Match */ 50 BusFault_IRQn = -11, /*!< -11 Bus Fault, Pre-Fetch-, Memory Access Fault, other address/memory related Fault */ 51 UsageFault_IRQn = -10, /*!< -10 Usage Fault, i.e. Undef Instruction, Illegal State Transition */ 52 SecureFault_IRQn = -9, /*!< -9 Secure Fault Interrupt */ 53 SVCall_IRQn = -5, /*!< -5 System Service Call via SVC instruction */ 54 DebugMonitor_IRQn = -4, /*!< -4 Debug Monitor */ 55 PendSV_IRQn = -2, /*!< -2 Pendable request for system service */ 56 SysTick_IRQn = -1, /*!< -1 System Tick Timer */ 57 /* CYW20829A0KML Peripheral Interrupt Numbers */ 58 ioss_interrupts_gpio_0_IRQn = 0, /*!< 0 [DeepSleep] GPIO Port Interrupt #0 */ 59 ioss_interrupts_gpio_1_IRQn = 1, /*!< 1 [DeepSleep] GPIO Port Interrupt #1 */ 60 ioss_interrupts_gpio_2_IRQn = 2, /*!< 2 [DeepSleep] GPIO Port Interrupt #2 */ 61 ioss_interrupts_gpio_3_IRQn = 3, /*!< 3 [DeepSleep] GPIO Port Interrupt #3 */ 62 ioss_interrupts_gpio_4_IRQn = 4, /*!< 4 [DeepSleep] GPIO Port Interrupt #4 */ 63 ioss_interrupts_gpio_5_IRQn = 5, /*!< 5 [DeepSleep] GPIO Port Interrupt #5 */ 64 ioss_interrupt_vdd_IRQn = 6, /*!< 6 [DeepSleep] GPIO Supply Detect Interrupt */ 65 ioss_interrupt_gpio_IRQn = 7, /*!< 7 [DeepSleep] GPIO All Ports */ 66 scb_0_interrupt_IRQn = 8, /*!< 8 [DeepSleep] Serial Communication Block #0 (DeepSleep capable) */ 67 srss_interrupt_mcwdt_0_IRQn = 9, /*!< 9 [DeepSleep] Multi Counter Watchdog Timer interrupt */ 68 srss_interrupt_backup_IRQn = 10, /*!< 10 [DeepSleep] Backup domain interrupt */ 69 srss_interrupt_IRQn = 11, /*!< 11 [DeepSleep] Other combined Interrupts for srss (LVD and CLKCAL, CLKCAL only supported in Active mode) */ 70 cpuss_interrupts_ipc_dpslp_0_IRQn = 12, /*!< 12 [DeepSleep] cpuss Inter Process Communication Interrupt #0 */ 71 cpuss_interrupts_ipc_dpslp_1_IRQn = 13, /*!< 13 [DeepSleep] cpuss Inter Process Communication Interrupt #1 */ 72 keyscan_interrupt_IRQn = 14, /*!< 14 [DeepSleep] mxkeyscan interrupt for keyscan edge or fifo thresh to WIC in M33 */ 73 srss_interrupt_wdt_IRQn = 15, /*!< 15 [DeepSleep] Interrupt from WDT */ 74 btss_interrupt_btss_ipc_IRQn = 16, /*!< 16 [DeepSleep] interrupt from BTSS IPC */ 75 scb_1_interrupt_IRQn = 17, /*!< 17 [Active] Serial Communication Block #1 */ 76 scb_2_interrupt_IRQn = 18, /*!< 18 [Active] Serial Communication Block #2 */ 77 cpuss_interrupts_dw0_0_IRQn = 19, /*!< 19 [Active] cpuss DataWire #0, Channel #0 */ 78 cpuss_interrupts_dw0_1_IRQn = 20, /*!< 20 [Active] cpuss DataWire #0, Channel #1 */ 79 cpuss_interrupts_dw0_2_IRQn = 21, /*!< 21 [Active] cpuss DataWire #0, Channel #2 */ 80 cpuss_interrupts_dw0_3_IRQn = 22, /*!< 22 [Active] cpuss DataWire #0, Channel #3 */ 81 cpuss_interrupts_dw0_4_IRQn = 23, /*!< 23 [Active] cpuss DataWire #0, Channel #4 */ 82 cpuss_interrupts_dw0_5_IRQn = 24, /*!< 24 [Active] cpuss DataWire #0, Channel #5 */ 83 cpuss_interrupts_dw0_6_IRQn = 25, /*!< 25 [Active] cpuss DataWire #0, Channel #6 */ 84 cpuss_interrupts_dw0_7_IRQn = 26, /*!< 26 [Active] cpuss DataWire #0, Channel #7 */ 85 cpuss_interrupts_dw0_8_IRQn = 27, /*!< 27 [Active] cpuss DataWire #0, Channel #8 */ 86 cpuss_interrupts_dw0_9_IRQn = 28, /*!< 28 [Active] cpuss DataWire #0, Channel #9 */ 87 cpuss_interrupts_dw0_10_IRQn = 29, /*!< 29 [Active] cpuss DataWire #0, Channel #10 */ 88 cpuss_interrupts_dw0_11_IRQn = 30, /*!< 30 [Active] cpuss DataWire #0, Channel #11 */ 89 cpuss_interrupts_dw0_12_IRQn = 31, /*!< 31 [Active] cpuss DataWire #0, Channel #12 */ 90 cpuss_interrupts_dw0_13_IRQn = 32, /*!< 32 [Active] cpuss DataWire #0, Channel #13 */ 91 cpuss_interrupts_dw0_14_IRQn = 33, /*!< 33 [Active] cpuss DataWire #0, Channel #14 */ 92 cpuss_interrupts_dw0_15_IRQn = 34, /*!< 34 [Active] cpuss DataWire #0, Channel #15 */ 93 cpuss_interrupt_mpc_promc_IRQn = 35, /*!< 35 [Active] PROMC Int */ 94 cpuss_interrupt_ppu_sramc0_IRQn = 36, /*!< 36 [Active] PPU SRAM0 */ 95 cpuss_interrupt_mpc_sramc0_IRQn = 37, /*!< 37 [Active] MPC SRAM0 */ 96 cpuss_interrupt_cm33_0_fp_IRQn = 38, /*!< 38 [Active] CM33 0 Floating Point Interrupt */ 97 cpuss_interrupts_cm33_0_cti_0_IRQn = 39, /*!< 39 [Active] CM33-0 CTI interrupt outputs */ 98 cpuss_interrupts_cm33_0_cti_1_IRQn = 40, /*!< 40 [Active] CM33-1 CTI interrupt outputs */ 99 cpuss_interrupt_exp_br_ahb_error_IRQn = 41, /*!< 41 [Active] EXPANSION BRIDGE AHB Error interrupt */ 100 tcpwm_0_interrupts_0_IRQn = 42, /*!< 42 [Active] TCPWM #0, Counter #0 */ 101 tcpwm_0_interrupts_1_IRQn = 43, /*!< 43 [Active] TCPWM #0, Counter #1 */ 102 tcpwm_0_interrupts_256_IRQn = 44, /*!< 44 [Active] TCPWM #0, Counter #256 */ 103 tcpwm_0_interrupts_257_IRQn = 45, /*!< 45 [Active] TCPWM #0, Counter #257 */ 104 tcpwm_0_interrupts_258_IRQn = 46, /*!< 46 [Active] TCPWM #0, Counter #258 */ 105 tcpwm_0_interrupts_259_IRQn = 47, /*!< 47 [Active] TCPWM #0, Counter #259 */ 106 tcpwm_0_interrupts_260_IRQn = 48, /*!< 48 [Active] TCPWM #0, Counter #260 */ 107 tcpwm_0_interrupts_261_IRQn = 49, /*!< 49 [Active] TCPWM #0, Counter #261 */ 108 tcpwm_0_interrupts_262_IRQn = 50, /*!< 50 [Active] TCPWM #0, Counter #262 */ 109 smif_interrupt_normal_IRQn = 51, /*!< 51 [Active] Serial Memory Interface interrupt */ 110 smif_interrupt_mpc_IRQn = 52, /*!< 52 [Active] Serial Memory Interface interrupt */ 111 tdm_0_interrupts_rx_0_IRQn = 53, /*!< 53 [Active] TDM0 Audio interrupt RX */ 112 tdm_0_interrupts_tx_0_IRQn = 54, /*!< 54 [Active] TDM0 Audio interrupt TX */ 113 pdm_0_interrupts_0_IRQn = 55, /*!< 55 [Active] PDM0/PCM0 Audio interrupt */ 114 pdm_0_interrupts_1_IRQn = 56, /*!< 56 [Active] PDM0/PCM0 Audio interrupt */ 115 srss_interrupt_main_ppu_IRQn = 57, /*!< 57 [Active] SRSS Main PPU Interrupt */ 116 peri_interrupt_ppc_IRQn = 58, /*!< 58 [Active] PERI PPC Interrupt */ 117 peri_interrupt_ahb_error_IRQn = 59, /*!< 59 [Active] PERI AHB Interrupt */ 118 lin_0_interrupts_0_IRQn = 60, /*!< 60 [Active] LIN Interrupt, Channel #0 */ 119 lin_0_interrupts_1_IRQn = 61, /*!< 61 [Active] LIN Interrupt, Channel #1 */ 120 crypto_interrupt_error_IRQn = 62, /*!< 62 [Active] Crypto Interrupt */ 121 cpuss_interrupt_ppu_cpuss_IRQn = 63, /*!< 63 [Active] CPUSS PPU Interrupt */ 122 canfd_0_interrupts0_0_IRQn = 64, /*!< 64 [Active] CAN #0, Interrupt #0, Channel #0 */ 123 canfd_0_interrupts1_0_IRQn = 65, /*!< 65 [Active] CAN #0, Interrupt #1, Channel #0 */ 124 canfd_0_interrupt0_IRQn = 66, /*!< 66 [Active] Can #0, Consolidated interrupt #0 */ 125 adcmic_interrupt_adcmic_IRQn = 67, /*!< 67 [Active] ADCMIC interrupt */ 126 btss_interrupt_btss_exception_IRQn = 68, /*!< 68 [Active] interrupt indicating BTSS has encountered exception */ 127 unconnected_IRQn = 240 /*!< 240 Unconnected */ 128 } IRQn_Type; 129 130 131 /******************************************************************************* 132 * Processor and Core Peripheral Section 133 *******************************************************************************/ 134 135 /* Configuration of the ARM Cortex-M33 Processor and Core Peripherals */ 136 #define __CM33_REV 0x0001U /*!< CM33 Core Revision */ 137 #define __NVIC_PRIO_BITS 3 /*!< Number of Bits used for Priority Levels */ 138 #define __Vendor_SysTickConfig 0 /*!< Set to 1 if different SysTick Config is used */ 139 #define __VTOR_PRESENT 1 /*!< Set to 1 if CPU supports Vector Table Offset Register */ 140 #define __MPU_PRESENT 1 /*!< MPU present or not */ 141 #define __FPU_PRESENT 1 /*!< FPU present or not */ 142 #define __CM0P_PRESENT 0 /*!< CM0P present or not */ 143 #define __DTCM_PRESENT 0 /*!< Data Tightly Coupled Memory is present or not */ 144 #define __ICACHE_PRESENT 0 /*!< Instruction Cache present or not */ 145 #define __DCACHE_PRESENT 0 /*!< Data Cache present or not */ 146 #define __DSP_PRESENT 0 /*!< DSP extension present or not */ 147 #define __SAUREGION_PRESENT 0 /*!< SAU regions present or not */ 148 149 /** \} Configuration_of_CMSIS */ 150 151 #include "core_cm33.h" /*!< ARM Cortex-M33 processor and core peripherals */ 152 153 154 /* Memory Blocks */ 155 #define CY_ROM_BASE 0x00000000UL 156 #define CY_ROM_SIZE 0x00010000UL 157 #define CY_ROM_SECURE_OFFSET 0x10000000UL 158 #define CY_ROM_REMAP_OFFSET 0x00000000UL 159 #define CY_ROM_REMAP_SECURE_OFFSET 0x10000000UL 160 #define CY_CAN0MRAM_BASE 0x40450000UL 161 #define CY_CAN0MRAM_SIZE 0x00010000UL 162 #define CY_EFUSE_BASE 0x40810800UL 163 #define CY_EFUSE_SIZE 0x00000200UL 164 #define CY_XIP_BASE 0x60000000UL 165 #define CY_XIP_SIZE 0x08000000UL 166 #define CY_XIP_SECURE_OFFSET 0x70000000UL 167 #define CY_XIP_REMAP_OFFSET 0x08000000UL 168 #define CY_XIP_REMAP_SECURE_OFFSET 0x18000000UL 169 #define CY_SRAM0_BASE 0x20000000UL 170 #define CY_SRAM0_SIZE 0x00020000UL 171 #define CY_SRAM0_SECURE_OFFSET 0x30000000UL 172 #define CY_SRAM0_REMAP_OFFSET 0x04000000UL 173 #define CY_SRAM0_REMAP_SECURE_OFFSET 0x14000000UL 174 175 #include "system_cat1b.h" /*!< Category 1B System */ 176 177 /* IP List */ 178 #define CY_IP_MXS40ADCMIC 1u 179 #define CY_IP_MXS40ADCMIC_INSTANCES 1u 180 #define CY_IP_MXS40ADCMIC_VERSION 1u 181 #define CY_IP_MXS40BLE52SS 1u 182 #define CY_IP_MXS40BLE52SS_INSTANCES 1u 183 #define CY_IP_MXS40BLE52SS_VERSION 1u 184 #define CY_IP_MXTTCANFD 1u 185 #define CY_IP_MXTTCANFD_INSTANCES 1u 186 #define CY_IP_MXTTCANFD_VERSION 3u 187 #define CY_IP_M33SYSCPUSS 1u 188 #define CY_IP_M33SYSCPUSS_INSTANCES 1u 189 #define CY_IP_M33SYSCPUSS_VERSION 1u 190 #define CY_IP_MXCRYPTOLITE 1u 191 #define CY_IP_MXCRYPTOLITE_INSTANCES 1u 192 #define CY_IP_MXCRYPTOLITE_VERSION 1u 193 #define CY_IP_MXDFT 1u 194 #define CY_IP_MXDFT_INSTANCES 1u 195 #define CY_IP_MXDFT_VERSION 2u 196 #define CY_IP_MXEFUSE 1u 197 #define CY_IP_MXEFUSE_INSTANCES 1u 198 #define CY_IP_MXEFUSE_VERSION 3u 199 #define CY_IP_MXS40SIOSS 1u 200 #define CY_IP_MXS40SIOSS_INSTANCES 1u 201 #define CY_IP_MXS40SIOSS_VERSION 1u 202 #define CY_IP_MXKEYSCAN 1u 203 #define CY_IP_MXKEYSCAN_INSTANCES 1u 204 #define CY_IP_MXKEYSCAN_VERSION 1u 205 #define CY_IP_MXLIN 1u 206 #define CY_IP_MXLIN_INSTANCES 1u 207 #define CY_IP_MXLIN_VERSION 1u 208 #define CY_IP_MXCM33 1u 209 #define CY_IP_MXCM33_INSTANCES 1u 210 #define CY_IP_MXCM33_VERSION 1u 211 #define CY_IP_MXDW 1u 212 #define CY_IP_MXDW_INSTANCES 1u 213 #define CY_IP_MXDW_VERSION 1u 214 #define CY_IP_MXIPC 1u 215 #define CY_IP_MXIPC_INSTANCES 1u 216 #define CY_IP_MXIPC_VERSION 1u 217 #define CY_IP_MXPROMC 1u 218 #define CY_IP_MXPROMC_INSTANCES 1u 219 #define CY_IP_MXPROMC_VERSION 1u 220 #define CY_IP_MXSRAMC 1u 221 #define CY_IP_MXSRAMC_INSTANCES 1u 222 #define CY_IP_MXSRAMC_VERSION 1u 223 #define CY_IP_MXPDM 1u 224 #define CY_IP_MXPDM_INSTANCES 1u 225 #define CY_IP_MXPDM_VERSION 1u 226 #define CY_IP_MXSPERI 1u 227 #define CY_IP_MXSPERI_INSTANCES 1u 228 #define CY_IP_MXSPERI_VERSION 1u 229 #define CY_IP_MXSPERI_TR 1u 230 #define CY_IP_MXSPERI_TR_INSTANCES 1u 231 #define CY_IP_MXSPERI_TR_VERSION 1u 232 #define CY_IP_MXSCB 1u 233 #define CY_IP_MXSCB_INSTANCES 3u 234 #define CY_IP_MXSCB_VERSION 4u 235 #define CY_IP_MXSMIF 1u 236 #define CY_IP_MXSMIF_INSTANCES 1u 237 #define CY_IP_MXSMIF_VERSION 3u 238 #define CY_IP_MXS40SSRSS 1u 239 #define CY_IP_MXS40SSRSS_INSTANCES 1u 240 #define CY_IP_MXS40SSRSS_VERSION 1u 241 #define CY_IP_MXTCPWM 1u 242 #define CY_IP_MXTCPWM_INSTANCES 1u 243 #define CY_IP_MXTCPWM_VERSION 2u 244 #define CY_IP_MXTDM 1u 245 #define CY_IP_MXTDM_INSTANCES 1u 246 #define CY_IP_MXTDM_VERSION 1u 247 248 #include "cyw20829_config.h" 249 #include "gpio_cyw20829_40_qfn.h" 250 251 #define CY_DEVICE_CYW20829 252 #define CY_DEVICE_SERIES_20829 253 #define CY_SILICON_ID 0xEB421110UL 254 #define CY_HF_CLK_MAX_FREQ 96000000UL 255 256 257 /******************************************************************************* 258 * PERI 259 *******************************************************************************/ 260 261 #define PERI_BASE 0x40000000UL 262 #define PERI ((PERI_Type*) PERI_BASE) /* 0x40000000 */ 263 #define PERI_GR0 ((PERI_GR_Type*) &PERI->GR[0]) /* 0x40004000 */ 264 #define PERI_GR1 ((PERI_GR_Type*) &PERI->GR[1]) /* 0x40004040 */ 265 #define PERI_GR2 ((PERI_GR_Type*) &PERI->GR[2]) /* 0x40004080 */ 266 #define PERI_GR3 ((PERI_GR_Type*) &PERI->GR[3]) /* 0x400040C0 */ 267 #define PERI_TR_GR0 ((PERI_TR_GR_Type*) &PERI->TR_GR[0]) /* 0x40008000 */ 268 #define PERI_TR_GR1 ((PERI_TR_GR_Type*) &PERI->TR_GR[1]) /* 0x40008400 */ 269 #define PERI_TR_GR2 ((PERI_TR_GR_Type*) &PERI->TR_GR[2]) /* 0x40008800 */ 270 #define PERI_TR_GR3 ((PERI_TR_GR_Type*) &PERI->TR_GR[3]) /* 0x40008C00 */ 271 #define PERI_TR_GR4 ((PERI_TR_GR_Type*) &PERI->TR_GR[4]) /* 0x40009000 */ 272 #define PERI_TR_GR5 ((PERI_TR_GR_Type*) &PERI->TR_GR[5]) /* 0x40009400 */ 273 #define PERI_TR_GR6 ((PERI_TR_GR_Type*) &PERI->TR_GR[6]) /* 0x40009800 */ 274 #define PERI_TR_GR7 ((PERI_TR_GR_Type*) &PERI->TR_GR[7]) /* 0x40009C00 */ 275 #define PERI_TR_GR8 ((PERI_TR_GR_Type*) &PERI->TR_GR[8]) /* 0x4000A000 */ 276 #define PERI_TR_GR9 ((PERI_TR_GR_Type*) &PERI->TR_GR[9]) /* 0x4000A400 */ 277 #define PERI_TR_1TO1_GR0 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[0]) /* 0x4000C000 */ 278 #define PERI_TR_1TO1_GR1 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[1]) /* 0x4000C400 */ 279 #define PERI_TR_1TO1_GR2 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[2]) /* 0x4000C800 */ 280 #define PERI_TR_1TO1_GR3 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[3]) /* 0x4000CC00 */ 281 #define PERI_TR_1TO1_GR4 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[4]) /* 0x4000D000 */ 282 283 /******************************************************************************* 284 * PPC 285 *******************************************************************************/ 286 287 #define PPC_BASE 0x40020000UL 288 #define PPC ((PPC_Type*) PPC_BASE) /* 0x40020000 */ 289 #define PPC_R_ADDR0 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[0]) /* 0x40025000 */ 290 #define PPC_R_ADDR1 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[1]) /* 0x40025004 */ 291 #define PPC_R_ADDR2 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[2]) /* 0x40025008 */ 292 #define PPC_R_ADDR3 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[3]) /* 0x4002500C */ 293 #define PPC_R_ADDR4 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[4]) /* 0x40025010 */ 294 #define PPC_R_ADDR5 ((PPC_R_ADDR_Type*) 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PPC_R_ADDR18 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[18]) /* 0x40025048 */ 308 #define PPC_R_ADDR19 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[19]) /* 0x4002504C */ 309 #define PPC_R_ADDR20 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[20]) /* 0x40025050 */ 310 #define PPC_R_ADDR21 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[21]) /* 0x40025054 */ 311 #define PPC_R_ADDR22 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[22]) /* 0x40025058 */ 312 #define PPC_R_ADDR23 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[23]) /* 0x4002505C */ 313 #define PPC_R_ADDR24 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[24]) /* 0x40025060 */ 314 #define PPC_R_ADDR25 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[25]) /* 0x40025064 */ 315 #define PPC_R_ADDR26 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[26]) /* 0x40025068 */ 316 #define PPC_R_ADDR27 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[27]) /* 0x4002506C */ 317 #define PPC_R_ADDR28 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[28]) /* 0x40025070 */ 318 #define PPC_R_ADDR29 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[29]) /* 0x40025074 */ 319 #define PPC_R_ADDR30 ((PPC_R_ADDR_Type*) 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/******************************************************************************* 630 * ICACHE 631 *******************************************************************************/ 632 633 #define ICACHE0_BASE 0x40103000UL 634 #define ICACHE1_BASE 0x40104000UL 635 #define ICACHE0 ((ICACHE_Type*) ICACHE0_BASE) /* 0x40103000 */ 636 #define ICACHE1 ((ICACHE_Type*) ICACHE1_BASE) /* 0x40104000 */ 637 638 /******************************************************************************* 639 * CPUSS_PPU 640 *******************************************************************************/ 641 642 #define CPUSS_PPU_BASE 0x40105000UL 643 #define CPUSS_PPU ((CPUSS_PPU_Type*) CPUSS_PPU_BASE) /* 0x40105000 */ 644 645 /******************************************************************************* 646 * RAMC 647 *******************************************************************************/ 648 649 #define RAMC0_BASE 0x40110000UL 650 #define RAMC0 ((RAMC_Type*) RAMC0_BASE) /* 0x40110000 */ 651 #define RAMC0_MPC0 ((RAMC_MPC_Type*) &RAMC0->MPC[0]) /* 0x40114000 */ 652 653 /******************************************************************************* 654 * PROMC 655 *******************************************************************************/ 656 657 #define PROMC_BASE 0x40140000UL 658 #define PROMC ((PROMC_Type*) PROMC_BASE) /* 0x40140000 */ 659 #define PROMC_MPC0 ((PROMC_MPC_Type*) &PROMC->MPC[0]) /* 0x40141000 */ 660 661 /******************************************************************************* 662 * MXCM33 663 *******************************************************************************/ 664 665 #define MXCM33_BASE 0x40160000UL 666 #define MXCM33 ((MXCM33_Type*) MXCM33_BASE) /* 0x40160000 */ 667 668 /******************************************************************************* 669 * DW 670 *******************************************************************************/ 671 672 #define DW0_BASE 0x40180000UL 673 #define DW0 ((DW_Type*) DW0_BASE) /* 0x40180000 */ 674 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&DW0->CH_STRUCT[11]) /* 0x401882C0 */ 686 #define DW0_CH_STRUCT12 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[12]) /* 0x40188300 */ 687 #define DW0_CH_STRUCT13 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[13]) /* 0x40188340 */ 688 #define DW0_CH_STRUCT14 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[14]) /* 0x40188380 */ 689 #define DW0_CH_STRUCT15 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[15]) /* 0x401883C0 */ 690 691 /******************************************************************************* 692 * CPUSS 693 *******************************************************************************/ 694 695 #define CPUSS_BASE 0x401C0000UL 696 #define CPUSS ((CPUSS_Type*) CPUSS_BASE) /* 0x401C0000 */ 697 698 /******************************************************************************* 699 * MS_CTL_1_2 700 *******************************************************************************/ 701 702 #define MS_CTL_1_2_BASE 0x401C4000UL 703 #define MS_CTL_1_2 ((MS_CTL_1_2_Type*) MS_CTL_1_2_BASE) /* 0x401C4000 */ 704 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PWRMODE_PD1 ((PWRMODE_PD_Type*) &PWRMODE->PD[1]) /* 0x40210010 */ 743 #define PWRMODE_PD2 ((PWRMODE_PD_Type*) &PWRMODE->PD[2]) /* 0x40210020 */ 744 #define PWRMODE_PD3 ((PWRMODE_PD_Type*) &PWRMODE->PD[3]) /* 0x40210030 */ 745 #define PWRMODE_PD4 ((PWRMODE_PD_Type*) &PWRMODE->PD[4]) /* 0x40210040 */ 746 #define PWRMODE_PD5 ((PWRMODE_PD_Type*) &PWRMODE->PD[5]) /* 0x40210050 */ 747 #define PWRMODE_PD6 ((PWRMODE_PD_Type*) &PWRMODE->PD[6]) /* 0x40210060 */ 748 #define PWRMODE_PD7 ((PWRMODE_PD_Type*) &PWRMODE->PD[7]) /* 0x40210070 */ 749 #define PWRMODE_PD8 ((PWRMODE_PD_Type*) &PWRMODE->PD[8]) /* 0x40210080 */ 750 #define PWRMODE_PD9 ((PWRMODE_PD_Type*) &PWRMODE->PD[9]) /* 0x40210090 */ 751 #define PWRMODE_PD10 ((PWRMODE_PD_Type*) &PWRMODE->PD[10]) /* 0x402100A0 */ 752 #define PWRMODE_PD11 ((PWRMODE_PD_Type*) &PWRMODE->PD[11]) /* 0x402100B0 */ 753 #define PWRMODE_PD12 ((PWRMODE_PD_Type*) &PWRMODE->PD[12]) /* 0x402100C0 */ 754 #define PWRMODE_PD13 ((PWRMODE_PD_Type*) &PWRMODE->PD[13]) /* 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*******************************************************************************/ 811 812 #define LIN0_BASE 0x40430000UL 813 #define LIN0 ((LIN_Type*) LIN0_BASE) /* 0x40430000 */ 814 #define LIN0_CH0 ((LIN_CH_Type*) &LIN0->CH[0]) /* 0x40438000 */ 815 #define LIN0_CH1 ((LIN_CH_Type*) &LIN0->CH[1]) /* 0x40438100 */ 816 817 /******************************************************************************* 818 * CANFD 819 *******************************************************************************/ 820 821 #define CANFD0_BASE 0x40440000UL 822 #define CANFD0 ((CANFD_Type*) CANFD0_BASE) /* 0x40440000 */ 823 #define CANFD0_CH0 ((CANFD_CH_Type*) &CANFD0->CH[0]) /* 0x40440000 */ 824 #define CANFD0_CH0_M_TTCAN ((CANFD_CH_M_TTCAN_Type*) &CANFD0->CH[0].M_TTCAN) /* 0x40440000 */ 825 826 /******************************************************************************* 827 * TCPWM 828 *******************************************************************************/ 829 830 #define TCPWM0_BASE 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