1/*
2 * Copyright (c) 2019, Linaro
3 * Copyright (c) 2022, NXP
4 *
5 * SPDX-License-Identifier: Apache-2.0
6 */
7
8#include <nxp/nxp_rt10xx.dtsi>
9
10&flexram {
11	flexram,num-ram-banks = <8>;
12	/* default fuse */
13	flexram,bank-spec = <FLEXRAM_OCRAM>,
14			     <FLEXRAM_OCRAM>,
15			     <FLEXRAM_DTCM>,
16			     <FLEXRAM_DTCM>,
17			     <FLEXRAM_ITCM>,
18			     <FLEXRAM_ITCM>,
19			     <FLEXRAM_OCRAM>,
20			     <FLEXRAM_OCRAM>;
21};
22
23&sysclk {
24	clock-frequency = <500000000>;
25};
26
27&itcm {
28	reg = <0x00000000 DT_SIZE_K(64)>;
29};
30
31&dtcm {
32	reg = <0x20000000 DT_SIZE_K(64)>;
33};
34
35&ocram {
36	reg = <0x20200000 DT_SIZE_K(128)>;
37};
38
39&ccm {
40	ipg-podf {
41		clock-div = <4>;
42	};
43};
44
45&gpt2 {
46	gptfreq = <12500000>;
47};
48
49/ {
50	soc {
51		/* GPIOS 4 and 6-9 are not preset on RT1020 */
52		/delete-node/ gpio@401c4000;
53		/delete-node/ gpio@42000000;
54		/delete-node/ gpio@42004000;
55		/delete-node/ gpio@42008000;
56		/delete-node/ gpio@4200c000;
57		/* RT1020 has only one flexSPI controller */
58		/delete-node/ spi@402a4000;
59	};
60};
61
62/*
63 * GPIO pinmux options. These options define the pinmux settings
64 * for GPIO ports on the package, so that the GPIO driver can
65 * select GPIO mux options during GPIO configuration.
66 */
67
68&gpio1{
69	pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>,
70		<&iomuxc_gpio_ad_b0_01_gpio1_io01>,
71		<&iomuxc_gpio_ad_b0_02_gpio1_io02>,
72		<&iomuxc_gpio_ad_b0_03_gpio1_io03>,
73		<&iomuxc_gpio_ad_b0_04_gpio1_io04>,
74		<&iomuxc_gpio_ad_b0_05_gpio1_io05>,
75		<&iomuxc_gpio_ad_b0_06_gpio1_io06>,
76		<&iomuxc_gpio_ad_b0_07_gpio1_io07>,
77		<&iomuxc_gpio_ad_b0_08_gpio1_io08>,
78		<&iomuxc_gpio_ad_b0_09_gpio1_io09>,
79		<&iomuxc_gpio_ad_b0_10_gpio1_io10>,
80		<&iomuxc_gpio_ad_b0_11_gpio1_io11>,
81		<&iomuxc_gpio_ad_b0_12_gpio1_io12>,
82		<&iomuxc_gpio_ad_b0_13_gpio1_io13>,
83		<&iomuxc_gpio_ad_b0_14_gpio1_io14>,
84		<&iomuxc_gpio_ad_b0_15_gpio1_io15>,
85		<&iomuxc_gpio_ad_b1_00_gpio1_io16>,
86		<&iomuxc_gpio_ad_b1_01_gpio1_io17>,
87		<&iomuxc_gpio_ad_b1_02_gpio1_io18>,
88		<&iomuxc_gpio_ad_b1_03_gpio1_io19>,
89		<&iomuxc_gpio_ad_b1_04_gpio1_io20>,
90		<&iomuxc_gpio_ad_b1_05_gpio1_io21>,
91		<&iomuxc_gpio_ad_b1_06_gpio1_io22>,
92		<&iomuxc_gpio_ad_b1_07_gpio1_io23>,
93		<&iomuxc_gpio_ad_b1_08_gpio1_io24>,
94		<&iomuxc_gpio_ad_b1_09_gpio1_io25>,
95		<&iomuxc_gpio_ad_b1_10_gpio1_io26>,
96		<&iomuxc_gpio_ad_b1_11_gpio1_io27>,
97		<&iomuxc_gpio_ad_b1_12_gpio1_io28>,
98		<&iomuxc_gpio_ad_b1_13_gpio1_io29>,
99		<&iomuxc_gpio_ad_b1_14_gpio1_io30>,
100		<&iomuxc_gpio_ad_b1_15_gpio1_io31>;
101};
102
103&gpio2{
104	pinmux = <&iomuxc_gpio_emc_00_gpio2_io00>,
105		<&iomuxc_gpio_emc_01_gpio2_io01>,
106		<&iomuxc_gpio_emc_02_gpio2_io02>,
107		<&iomuxc_gpio_emc_03_gpio2_io03>,
108		<&iomuxc_gpio_emc_04_gpio2_io04>,
109		<&iomuxc_gpio_emc_05_gpio2_io05>,
110		<&iomuxc_gpio_emc_06_gpio2_io06>,
111		<&iomuxc_gpio_emc_07_gpio2_io07>,
112		<&iomuxc_gpio_emc_08_gpio2_io08>,
113		<&iomuxc_gpio_emc_09_gpio2_io09>,
114		<&iomuxc_gpio_emc_10_gpio2_io10>,
115		<&iomuxc_gpio_emc_11_gpio2_io11>,
116		<&iomuxc_gpio_emc_12_gpio2_io12>,
117		<&iomuxc_gpio_emc_13_gpio2_io13>,
118		<&iomuxc_gpio_emc_14_gpio2_io14>,
119		<&iomuxc_gpio_emc_15_gpio2_io15>,
120		<&iomuxc_gpio_emc_16_gpio2_io16>,
121		<&iomuxc_gpio_emc_17_gpio2_io17>,
122		<&iomuxc_gpio_emc_18_gpio2_io18>,
123		<&iomuxc_gpio_emc_19_gpio2_io19>,
124		<&iomuxc_gpio_emc_20_gpio2_io20>,
125		<&iomuxc_gpio_emc_21_gpio2_io21>,
126		<&iomuxc_gpio_emc_22_gpio2_io22>,
127		<&iomuxc_gpio_emc_23_gpio2_io23>,
128		<&iomuxc_gpio_emc_24_gpio2_io24>,
129		<&iomuxc_gpio_emc_25_gpio2_io25>,
130		<&iomuxc_gpio_emc_26_gpio2_io26>,
131		<&iomuxc_gpio_emc_27_gpio2_io27>,
132		<&iomuxc_gpio_emc_28_gpio2_io28>,
133		<&iomuxc_gpio_emc_29_gpio2_io29>,
134		<&iomuxc_gpio_emc_30_gpio2_io30>,
135		<&iomuxc_gpio_emc_31_gpio2_io31>;
136};
137
138&gpio3{
139	pinmux = <&iomuxc_gpio_emc_32_gpio3_io00>,
140		<&iomuxc_gpio_emc_33_gpio3_io01>,
141		<&iomuxc_gpio_emc_34_gpio3_io02>,
142		<&iomuxc_gpio_emc_35_gpio3_io03>,
143		<&iomuxc_gpio_emc_36_gpio3_io04>,
144		<&iomuxc_gpio_emc_37_gpio3_io05>,
145		<&iomuxc_gpio_emc_38_gpio3_io06>,
146		<&iomuxc_gpio_emc_39_gpio3_io07>,
147		<&iomuxc_gpio_emc_40_gpio3_io08>,
148		<&iomuxc_gpio_emc_41_gpio3_io09>,
149		<&iomuxc_gpio_sd_b0_00_gpio3_io13>,
150		<&iomuxc_gpio_sd_b0_01_gpio3_io14>,
151		<&iomuxc_gpio_sd_b0_02_gpio3_io15>,
152		<&iomuxc_gpio_sd_b0_03_gpio3_io16>,
153		<&iomuxc_gpio_sd_b0_04_gpio3_io17>,
154		<&iomuxc_gpio_sd_b0_05_gpio3_io18>,
155		<&iomuxc_gpio_sd_b0_06_gpio3_io19>,
156		<&iomuxc_gpio_sd_b1_00_gpio3_io20>,
157		<&iomuxc_gpio_sd_b1_01_gpio3_io21>,
158		<&iomuxc_gpio_sd_b1_02_gpio3_io22>,
159		<&iomuxc_gpio_sd_b1_03_gpio3_io23>,
160		<&iomuxc_gpio_sd_b1_04_gpio3_io24>,
161		<&iomuxc_gpio_sd_b1_05_gpio3_io25>,
162		<&iomuxc_gpio_sd_b1_06_gpio3_io26>,
163		<&iomuxc_gpio_sd_b1_07_gpio3_io27>,
164		<&iomuxc_gpio_sd_b1_08_gpio3_io28>,
165		<&iomuxc_gpio_sd_b1_09_gpio3_io29>,
166		<&iomuxc_gpio_sd_b1_10_gpio3_io30>,
167		<&iomuxc_gpio_sd_b1_11_gpio3_io31>;
168	gpio-reserved-ranges = <10 3>;
169};
170
171&gpio5{
172	pinmux = <&iomuxc_snvs_wakeup_gpio5_io00>,
173		<&iomuxc_snvs_pmic_on_req_gpio5_io01>,
174		<&iomuxc_snvs_pmic_stby_req_gpio5_io02>;
175};
176