Home
last modified time | relevance | path

Searched refs:INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (Results 1 – 10 of 10) sorted by relevance

/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN236/
DMCXN236.h33058 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
33064 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN235/
DMCXN235.h33028 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
33034 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN546/
DMCXN546_cm33_core0.h42961 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
42967 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
DMCXN546_cm33_core1.h42961 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
42967 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN547/
DMCXN547_cm33_core0.h42961 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
42967 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
DMCXN547_cm33_core1.h42961 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
42967 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN947/
DMCXN947_cm33_core1.h43388 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
43394 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
DMCXN947_cm33_core0.h43388 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
43394 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN946/
DMCXN946_cm33_core0.h43388 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
43394 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)
DMCXN946_cm33_core1.h43388 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK (0x8000U) macro
43394 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ15_EN1_MASK)