Home
last modified time | relevance | path

Searched refs:GD32_RESET_CONFIG (Results 1 – 9 of 9) sorted by relevance

/Zephyr-latest/include/zephyr/dt-bindings/reset/
Dgd32f4xx.h32 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(AHB1RST, 0U)
33 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(AHB1RST, 1U)
34 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(AHB1RST, 2U)
35 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(AHB1RST, 3U)
36 #define GD32_RESET_GPIOE GD32_RESET_CONFIG(AHB1RST, 4U)
37 #define GD32_RESET_GPIOF GD32_RESET_CONFIG(AHB1RST, 5U)
38 #define GD32_RESET_GPIOG GD32_RESET_CONFIG(AHB1RST, 6U)
39 #define GD32_RESET_GPIOH GD32_RESET_CONFIG(AHB1RST, 7U)
40 #define GD32_RESET_GPIOI GD32_RESET_CONFIG(AHB1RST, 8U)
41 #define GD32_RESET_CRC GD32_RESET_CONFIG(AHB1RST, 12U)
[all …]
Dgd32e50x.h30 #define GD32_RESET_AFIO GD32_RESET_CONFIG(APB2RST, 0U)
31 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(APB2RST, 2U)
32 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(APB2RST, 3U)
33 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(APB2RST, 4U)
34 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(APB2RST, 5U)
35 #define GD32_RESET_GPIOE GD32_RESET_CONFIG(APB2RST, 6U)
36 #define GD32_RESET_GPIOF GD32_RESET_CONFIG(APB2RST, 7U)
37 #define GD32_RESET_GPIOG GD32_RESET_CONFIG(APB2RST, 8U)
38 #define GD32_RESET_ADC0 GD32_RESET_CONFIG(APB2RST, 9U)
39 #define GD32_RESET_ADC1 GD32_RESET_CONFIG(APB2RST, 10U)
[all …]
Dgd32f403.h30 #define GD32_RESET_AFIO GD32_RESET_CONFIG(APB2RST, 0U)
31 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(APB2RST, 2U)
32 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(APB2RST, 3U)
33 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(APB2RST, 4U)
34 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(APB2RST, 5U)
35 #define GD32_RESET_GPIOE GD32_RESET_CONFIG(APB2RST, 6U)
36 #define GD32_RESET_GPIOF GD32_RESET_CONFIG(APB2RST, 7U)
37 #define GD32_RESET_GPIOG GD32_RESET_CONFIG(APB2RST, 8U)
38 #define GD32_RESET_ADC0 GD32_RESET_CONFIG(APB2RST, 9U)
39 #define GD32_RESET_ADC1 GD32_RESET_CONFIG(APB2RST, 10U)
[all …]
Dgd32e10x.h30 #define GD32_RESET_AFIO GD32_RESET_CONFIG(APB2RST, 0U)
31 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(APB2RST, 2U)
32 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(APB2RST, 3U)
33 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(APB2RST, 4U)
34 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(APB2RST, 5U)
35 #define GD32_RESET_GPIOE GD32_RESET_CONFIG(APB2RST, 6U)
36 #define GD32_RESET_ADC0 GD32_RESET_CONFIG(APB2RST, 9U)
37 #define GD32_RESET_ADC1 GD32_RESET_CONFIG(APB2RST, 10U)
38 #define GD32_RESET_TIMER0 GD32_RESET_CONFIG(APB2RST, 11U)
39 #define GD32_RESET_SPI0 GD32_RESET_CONFIG(APB2RST, 12U)
[all …]
Dgd32a50x.h30 #define GD32_RESET_DMA0 GD32_RESET_CONFIG(AHBRST, 0U)
31 #define GD32_RESET_DMA1 GD32_RESET_CONFIG(AHBRST, 1U)
32 #define GD32_RESET_SRAMSP GD32_RESET_CONFIG(AHBRST, 2U)
33 #define GD32_RESET_DMAMUX GD32_RESET_CONFIG(AHBRST, 3U)
34 #define GD32_RESET_FMCSP GD32_RESET_CONFIG(AHBRST, 4U)
35 #define GD32_RESET_CRC GD32_RESET_CONFIG(AHBRST, 6U)
36 #define GD32_RESET_MFCOM GD32_RESET_CONFIG(AHBRST, 14U)
37 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(AHBRST, 17U)
38 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(AHBRST, 18U)
39 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(AHBRST, 19U)
[all …]
Dgd32l23x.h29 #define GD32_RESET_CRC GD32_RESET_CONFIG(AHB1RST, 6U)
30 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(AHB1RST, 17U)
31 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(AHB1RST, 18U)
32 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(AHB1RST, 19U)
33 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(AHB1RST, 20U)
34 #define GD32_RESET_GPIOF GD32_RESET_CONFIG(AHB1RST, 22U)
37 #define GD32_RESET_CAU GD32_RESET_CONFIG(AHB2RST, 1U)
38 #define GD32_RESET_TRNG GD32_RESET_CONFIG(AHB2RST, 3U)
41 #define GD32_RESET_TIMER1 GD32_RESET_CONFIG(APB1RST, 0U)
42 #define GD32_RESET_TIMER2 GD32_RESET_CONFIG(APB1RST, 1U)
[all …]
Dgd32vf103.h29 #define GD32_RESET_AFIO GD32_RESET_CONFIG(APB2RST, 0U)
30 #define GD32_RESET_GPIOA GD32_RESET_CONFIG(APB2RST, 2U)
31 #define GD32_RESET_GPIOB GD32_RESET_CONFIG(APB2RST, 3U)
32 #define GD32_RESET_GPIOC GD32_RESET_CONFIG(APB2RST, 4U)
33 #define GD32_RESET_GPIOD GD32_RESET_CONFIG(APB2RST, 5U)
34 #define GD32_RESET_GPIOE GD32_RESET_CONFIG(APB2RST, 6U)
35 #define GD32_RESET_ADC0 GD32_RESET_CONFIG(APB2RST, 9U)
36 #define GD32_RESET_ADC1 GD32_RESET_CONFIG(APB2RST, 10U)
37 #define GD32_RESET_TIMER0 GD32_RESET_CONFIG(APB2RST, 11U)
38 #define GD32_RESET_SPI0 GD32_RESET_CONFIG(APB2RST, 12U)
[all …]
Dgd32f3x0.h30 #define GD32_RESET_CFGCMP GD32_RESET_CONFIG(APB2RST, 0U)
31 #define GD32_RESET_ADC GD32_RESET_CONFIG(APB2RST, 9U)
32 #define GD32_RESET_TIMER0 GD32_RESET_CONFIG(APB2RST, 11U)
33 #define GD32_RESET_SPI0 GD32_RESET_CONFIG(APB2RST, 12U)
34 #define GD32_RESET_USART0 GD32_RESET_CONFIG(APB2RST, 14U)
35 #define GD32_RESET_TIMER14 GD32_RESET_CONFIG(APB2RST, 16U)
36 #define GD32_RESET_TIMER15 GD32_RESET_CONFIG(APB2RST, 17U)
37 #define GD32_RESET_TIMER16 GD32_RESET_CONFIG(APB2RST, 18U)
40 #define GD32_RESET_TIMER1 GD32_RESET_CONFIG(APB1RST, 0U)
41 #define GD32_RESET_TIMER2 GD32_RESET_CONFIG(APB1RST, 1U)
[all …]
Dgd32-common.h20 #define GD32_RESET_CONFIG(reg, bit) \ macro