Searched refs:GCR_BASE (Results 1 – 6 of 6) sorted by relevance
| /ThreadX-v6.4.1/ports_smp/mips32_interaptiv_smp/green/example_build/ |
| D | init_L23caches.mip | 75 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE
78 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE
80 // Read the GCR_BASE register back to see if the enabling
85 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE
108 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE
206 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE
208 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE
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| D | init_caches2.mip | 140 lw a0, 0x0008(r22_gcr_addr) // Read GCR_BASE
143 sw a0, 0x0008(r22_gcr_addr) // Write GCR_BASE
229 lw a0, 0x0008(r22_gcr_addr) // GCR_BASE
231 sw a0, 0x0008(r22_gcr_addr) // GCR_BASE
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| D | set_gpr_boot_values.mip | 118 lw a0, GCR_BASE(a1) // read GCR_BASE
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| D | cps.h | 78 #define GCR_BASE 0x0008 macro
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| /ThreadX-v6.4.1/ports_smp/mips32_interaptiv_smp/gnu/example_build/ |
| D | set_gpr_boot_values.S | 118 lw a0, GCR_BASE(a1) // read GCR_BASE
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| D | cps.h | 78 #define GCR_BASE 0x0008 macro
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