1 /*
2  * Copyright (C) 2016 BayLibre, SAS
3  * Author: Neil Armstrong <narmstrong@baylibre.com>
4  * Copyright (C) 2015 Amlogic, Inc. All rights reserved.
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License as
8  * published by the Free Software Foundation; either version 2 of the
9  * License, or (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful, but
12  * WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14  * General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, see <http://www.gnu.org/licenses/>.
18  */
19 
20 #include <linux/kernel.h>
21 #include <linux/module.h>
22 #include <drm/drmP.h>
23 #include "meson_drv.h"
24 #include "meson_venc.h"
25 #include "meson_vpp.h"
26 #include "meson_vclk.h"
27 #include "meson_registers.h"
28 
29 /**
30  * DOC: Video Encoder
31  *
32  * VENC Handle the pixels encoding to the output formats.
33  * We handle the following encodings :
34  *
35  * - CVBS Encoding via the ENCI encoder and VDAC digital to analog converter
36  * - TMDS/HDMI Encoding via ENCI_DIV and ENCP
37  * - Setup of more clock rates for HDMI modes
38  *
39  * What is missing :
40  *
41  * - LCD Panel encoding via ENCL
42  * - TV Panel encoding via ENCT
43  *
44  * VENC paths :
45  *
46  * .. code::
47  *
48  *          _____   _____   ____________________
49  *   vd1---|     |-|     | | VENC     /---------|----VDAC
50  *   vd2---| VIU |-| VPP |-|-----ENCI/-ENCI_DVI-|-|
51  *   osd1--|     |-|     | | \                  | X--HDMI-TX
52  *   osd2--|_____|-|_____| |  |\-ENCP--ENCP_DVI-|-|
53  *                         |  |                 |
54  *                         |  \--ENCL-----------|----LVDS
55  *                         |____________________|
56  *
57  * The ENCI is designed for PAl or NTSC encoding and can go through the VDAC
58  * directly for CVBS encoding or through the ENCI_DVI encoder for HDMI.
59  * The ENCP is designed for Progressive encoding but can also generate
60  * 1080i interlaced pixels, and was initialy desined to encode pixels for
61  * VDAC to output RGB ou YUV analog outputs.
62  * It's output is only used through the ENCP_DVI encoder for HDMI.
63  * The ENCL LVDS encoder is not implemented.
64  *
65  * The ENCI and ENCP encoders needs specially defined parameters for each
66  * supported mode and thus cannot be determined from standard video timings.
67  *
68  * The ENCI end ENCP DVI encoders are more generic and can generate any timings
69  * from the pixel data generated by ENCI or ENCP, so can use the standard video
70  * timings are source for HW parameters.
71  */
72 
73 /* HHI Registers */
74 #define HHI_VDAC_CNTL0		0x2F4 /* 0xbd offset in data sheet */
75 #define HHI_VDAC_CNTL1		0x2F8 /* 0xbe offset in data sheet */
76 #define HHI_HDMI_PHY_CNTL0	0x3a0 /* 0xe8 offset in data sheet */
77 
78 struct meson_cvbs_enci_mode meson_cvbs_enci_pal = {
79 	.mode_tag = MESON_VENC_MODE_CVBS_PAL,
80 	.hso_begin = 3,
81 	.hso_end = 129,
82 	.vso_even = 3,
83 	.vso_odd = 260,
84 	.macv_max_amp = 7,
85 	.video_prog_mode = 0xff,
86 	.video_mode = 0x13,
87 	.sch_adjust = 0x28,
88 	.yc_delay = 0x343,
89 	.pixel_start = 251,
90 	.pixel_end = 1691,
91 	.top_field_line_start = 22,
92 	.top_field_line_end = 310,
93 	.bottom_field_line_start = 23,
94 	.bottom_field_line_end = 311,
95 	.video_saturation = 9,
96 	.video_contrast = 0,
97 	.video_brightness = 0,
98 	.video_hue = 0,
99 	.analog_sync_adj = 0x8080,
100 };
101 
102 struct meson_cvbs_enci_mode meson_cvbs_enci_ntsc = {
103 	.mode_tag = MESON_VENC_MODE_CVBS_NTSC,
104 	.hso_begin = 5,
105 	.hso_end = 129,
106 	.vso_even = 3,
107 	.vso_odd = 260,
108 	.macv_max_amp = 0xb,
109 	.video_prog_mode = 0xf0,
110 	.video_mode = 0x8,
111 	.sch_adjust = 0x20,
112 	.yc_delay = 0x333,
113 	.pixel_start = 227,
114 	.pixel_end = 1667,
115 	.top_field_line_start = 18,
116 	.top_field_line_end = 258,
117 	.bottom_field_line_start = 19,
118 	.bottom_field_line_end = 259,
119 	.video_saturation = 18,
120 	.video_contrast = 3,
121 	.video_brightness = 0,
122 	.video_hue = 0,
123 	.analog_sync_adj = 0x9c00,
124 };
125 
126 union meson_hdmi_venc_mode {
127 	struct {
128 		unsigned int mode_tag;
129 		unsigned int hso_begin;
130 		unsigned int hso_end;
131 		unsigned int vso_even;
132 		unsigned int vso_odd;
133 		unsigned int macv_max_amp;
134 		unsigned int video_prog_mode;
135 		unsigned int video_mode;
136 		unsigned int sch_adjust;
137 		unsigned int yc_delay;
138 		unsigned int pixel_start;
139 		unsigned int pixel_end;
140 		unsigned int top_field_line_start;
141 		unsigned int top_field_line_end;
142 		unsigned int bottom_field_line_start;
143 		unsigned int bottom_field_line_end;
144 	} enci;
145 	struct {
146 		unsigned int dvi_settings;
147 		unsigned int video_mode;
148 		unsigned int video_mode_adv;
149 		unsigned int video_prog_mode;
150 		bool video_prog_mode_present;
151 		unsigned int video_sync_mode;
152 		bool video_sync_mode_present;
153 		unsigned int video_yc_dly;
154 		bool video_yc_dly_present;
155 		unsigned int video_rgb_ctrl;
156 		bool video_rgb_ctrl_present;
157 		unsigned int video_filt_ctrl;
158 		bool video_filt_ctrl_present;
159 		unsigned int video_ofld_voav_ofst;
160 		bool video_ofld_voav_ofst_present;
161 		unsigned int yfp1_htime;
162 		unsigned int yfp2_htime;
163 		unsigned int max_pxcnt;
164 		unsigned int hspuls_begin;
165 		unsigned int hspuls_end;
166 		unsigned int hspuls_switch;
167 		unsigned int vspuls_begin;
168 		unsigned int vspuls_end;
169 		unsigned int vspuls_bline;
170 		unsigned int vspuls_eline;
171 		unsigned int eqpuls_begin;
172 		bool eqpuls_begin_present;
173 		unsigned int eqpuls_end;
174 		bool eqpuls_end_present;
175 		unsigned int eqpuls_bline;
176 		bool eqpuls_bline_present;
177 		unsigned int eqpuls_eline;
178 		bool eqpuls_eline_present;
179 		unsigned int havon_begin;
180 		unsigned int havon_end;
181 		unsigned int vavon_bline;
182 		unsigned int vavon_eline;
183 		unsigned int hso_begin;
184 		unsigned int hso_end;
185 		unsigned int vso_begin;
186 		unsigned int vso_end;
187 		unsigned int vso_bline;
188 		unsigned int vso_eline;
189 		bool vso_eline_present;
190 		unsigned int sy_val;
191 		bool sy_val_present;
192 		unsigned int sy2_val;
193 		bool sy2_val_present;
194 		unsigned int max_lncnt;
195 	} encp;
196 };
197 
198 union meson_hdmi_venc_mode meson_hdmi_enci_mode_480i = {
199 	.enci = {
200 		.hso_begin = 5,
201 		.hso_end = 129,
202 		.vso_even = 3,
203 		.vso_odd = 260,
204 		.macv_max_amp = 0x810b,
205 		.video_prog_mode = 0xf0,
206 		.video_mode = 0x8,
207 		.sch_adjust = 0x20,
208 		.yc_delay = 0,
209 		.pixel_start = 227,
210 		.pixel_end = 1667,
211 		.top_field_line_start = 18,
212 		.top_field_line_end = 258,
213 		.bottom_field_line_start = 19,
214 		.bottom_field_line_end = 259,
215 	},
216 };
217 
218 union meson_hdmi_venc_mode meson_hdmi_enci_mode_576i = {
219 	.enci = {
220 		.hso_begin = 3,
221 		.hso_end = 129,
222 		.vso_even = 3,
223 		.vso_odd = 260,
224 		.macv_max_amp = 8107,
225 		.video_prog_mode = 0xff,
226 		.video_mode = 0x13,
227 		.sch_adjust = 0x28,
228 		.yc_delay = 0x333,
229 		.pixel_start = 251,
230 		.pixel_end = 1691,
231 		.top_field_line_start = 22,
232 		.top_field_line_end = 310,
233 		.bottom_field_line_start = 23,
234 		.bottom_field_line_end = 311,
235 	},
236 };
237 
238 union meson_hdmi_venc_mode meson_hdmi_encp_mode_480p = {
239 	.encp = {
240 		.dvi_settings = 0x21,
241 		.video_mode = 0x4000,
242 		.video_mode_adv = 0x9,
243 		.video_prog_mode = 0,
244 		.video_prog_mode_present = true,
245 		.video_sync_mode = 7,
246 		.video_sync_mode_present = true,
247 		/* video_yc_dly */
248 		/* video_rgb_ctrl */
249 		.video_filt_ctrl = 0x2052,
250 		.video_filt_ctrl_present = true,
251 		/* video_ofld_voav_ofst */
252 		.yfp1_htime = 244,
253 		.yfp2_htime = 1630,
254 		.max_pxcnt = 1715,
255 		.hspuls_begin = 0x22,
256 		.hspuls_end = 0xa0,
257 		.hspuls_switch = 88,
258 		.vspuls_begin = 0,
259 		.vspuls_end = 1589,
260 		.vspuls_bline = 0,
261 		.vspuls_eline = 5,
262 		.havon_begin = 249,
263 		.havon_end = 1689,
264 		.vavon_bline = 42,
265 		.vavon_eline = 521,
266 		/* eqpuls_begin */
267 		/* eqpuls_end */
268 		/* eqpuls_bline */
269 		/* eqpuls_eline */
270 		.hso_begin = 3,
271 		.hso_end = 5,
272 		.vso_begin = 3,
273 		.vso_end = 5,
274 		.vso_bline = 0,
275 		/* vso_eline */
276 		.sy_val	= 8,
277 		.sy_val_present = true,
278 		.sy2_val = 0x1d8,
279 		.sy2_val_present = true,
280 		.max_lncnt = 524,
281 	},
282 };
283 
284 union meson_hdmi_venc_mode meson_hdmi_encp_mode_576p = {
285 	.encp = {
286 		.dvi_settings = 0x21,
287 		.video_mode = 0x4000,
288 		.video_mode_adv = 0x9,
289 		.video_prog_mode = 0,
290 		.video_prog_mode_present = true,
291 		.video_sync_mode = 7,
292 		.video_sync_mode_present = true,
293 		/* video_yc_dly */
294 		/* video_rgb_ctrl */
295 		.video_filt_ctrl = 0x52,
296 		.video_filt_ctrl_present = true,
297 		/* video_ofld_voav_ofst */
298 		.yfp1_htime = 235,
299 		.yfp2_htime = 1674,
300 		.max_pxcnt = 1727,
301 		.hspuls_begin = 0,
302 		.hspuls_end = 0x80,
303 		.hspuls_switch = 88,
304 		.vspuls_begin = 0,
305 		.vspuls_end = 1599,
306 		.vspuls_bline = 0,
307 		.vspuls_eline = 4,
308 		.havon_begin = 235,
309 		.havon_end = 1674,
310 		.vavon_bline = 44,
311 		.vavon_eline = 619,
312 		/* eqpuls_begin */
313 		/* eqpuls_end */
314 		/* eqpuls_bline */
315 		/* eqpuls_eline */
316 		.hso_begin = 0x80,
317 		.hso_end = 0,
318 		.vso_begin = 0,
319 		.vso_end = 5,
320 		.vso_bline = 0,
321 		/* vso_eline */
322 		.sy_val	= 8,
323 		.sy_val_present = true,
324 		.sy2_val = 0x1d8,
325 		.sy2_val_present = true,
326 		.max_lncnt = 624,
327 	},
328 };
329 
330 union meson_hdmi_venc_mode meson_hdmi_encp_mode_720p60 = {
331 	.encp = {
332 		.dvi_settings = 0x2029,
333 		.video_mode = 0x4040,
334 		.video_mode_adv = 0x19,
335 		/* video_prog_mode */
336 		/* video_sync_mode */
337 		/* video_yc_dly */
338 		/* video_rgb_ctrl */
339 		/* video_filt_ctrl */
340 		/* video_ofld_voav_ofst */
341 		.yfp1_htime = 648,
342 		.yfp2_htime = 3207,
343 		.max_pxcnt = 3299,
344 		.hspuls_begin = 80,
345 		.hspuls_end = 240,
346 		.hspuls_switch = 80,
347 		.vspuls_begin = 688,
348 		.vspuls_end = 3248,
349 		.vspuls_bline = 4,
350 		.vspuls_eline = 8,
351 		.havon_begin = 648,
352 		.havon_end = 3207,
353 		.vavon_bline = 29,
354 		.vavon_eline = 748,
355 		/* eqpuls_begin */
356 		/* eqpuls_end */
357 		/* eqpuls_bline */
358 		/* eqpuls_eline */
359 		.hso_begin = 256,
360 		.hso_end = 168,
361 		.vso_begin = 168,
362 		.vso_end = 256,
363 		.vso_bline = 0,
364 		.vso_eline = 5,
365 		.vso_eline_present = true,
366 		/* sy_val */
367 		/* sy2_val */
368 		.max_lncnt = 749,
369 	},
370 };
371 
372 union meson_hdmi_venc_mode meson_hdmi_encp_mode_720p50 = {
373 	.encp = {
374 		.dvi_settings = 0x202d,
375 		.video_mode = 0x4040,
376 		.video_mode_adv = 0x19,
377 		.video_prog_mode = 0x100,
378 		.video_prog_mode_present = true,
379 		.video_sync_mode = 0x407,
380 		.video_sync_mode_present = true,
381 		.video_yc_dly = 0,
382 		.video_yc_dly_present = true,
383 		/* video_rgb_ctrl */
384 		/* video_filt_ctrl */
385 		/* video_ofld_voav_ofst */
386 		.yfp1_htime = 648,
387 		.yfp2_htime = 3207,
388 		.max_pxcnt = 3959,
389 		.hspuls_begin = 80,
390 		.hspuls_end = 240,
391 		.hspuls_switch = 80,
392 		.vspuls_begin = 688,
393 		.vspuls_end = 3248,
394 		.vspuls_bline = 4,
395 		.vspuls_eline = 8,
396 		.havon_begin = 648,
397 		.havon_end = 3207,
398 		.vavon_bline = 29,
399 		.vavon_eline = 748,
400 		/* eqpuls_begin */
401 		/* eqpuls_end */
402 		/* eqpuls_bline */
403 		/* eqpuls_eline */
404 		.hso_begin = 128,
405 		.hso_end = 208,
406 		.vso_begin = 128,
407 		.vso_end = 128,
408 		.vso_bline = 0,
409 		.vso_eline = 5,
410 		.vso_eline_present = true,
411 		/* sy_val */
412 		/* sy2_val */
413 		.max_lncnt = 749,
414 	},
415 };
416 
417 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080i60 = {
418 	.encp = {
419 		.dvi_settings = 0x2029,
420 		.video_mode = 0x5ffc,
421 		.video_mode_adv = 0x19,
422 		.video_prog_mode = 0x100,
423 		.video_prog_mode_present = true,
424 		.video_sync_mode = 0x207,
425 		.video_sync_mode_present = true,
426 		/* video_yc_dly */
427 		/* video_rgb_ctrl */
428 		/* video_filt_ctrl */
429 		.video_ofld_voav_ofst = 0x11,
430 		.video_ofld_voav_ofst_present = true,
431 		.yfp1_htime = 516,
432 		.yfp2_htime = 4355,
433 		.max_pxcnt = 4399,
434 		.hspuls_begin = 88,
435 		.hspuls_end = 264,
436 		.hspuls_switch = 88,
437 		.vspuls_begin = 440,
438 		.vspuls_end = 2200,
439 		.vspuls_bline = 0,
440 		.vspuls_eline = 4,
441 		.havon_begin = 516,
442 		.havon_end = 4355,
443 		.vavon_bline = 20,
444 		.vavon_eline = 559,
445 		.eqpuls_begin = 2288,
446 		.eqpuls_begin_present = true,
447 		.eqpuls_end = 2464,
448 		.eqpuls_end_present = true,
449 		.eqpuls_bline = 0,
450 		.eqpuls_bline_present = true,
451 		.eqpuls_eline = 4,
452 		.eqpuls_eline_present = true,
453 		.hso_begin = 264,
454 		.hso_end = 176,
455 		.vso_begin = 88,
456 		.vso_end = 88,
457 		.vso_bline = 0,
458 		.vso_eline = 5,
459 		.vso_eline_present = true,
460 		/* sy_val */
461 		/* sy2_val */
462 		.max_lncnt = 1124,
463 	},
464 };
465 
466 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080i50 = {
467 	.encp = {
468 		.dvi_settings = 0x202d,
469 		.video_mode = 0x5ffc,
470 		.video_mode_adv = 0x19,
471 		.video_prog_mode = 0x100,
472 		.video_prog_mode_present = true,
473 		.video_sync_mode = 0x7,
474 		.video_sync_mode_present = true,
475 		/* video_yc_dly */
476 		/* video_rgb_ctrl */
477 		/* video_filt_ctrl */
478 		.video_ofld_voav_ofst = 0x11,
479 		.video_ofld_voav_ofst_present = true,
480 		.yfp1_htime = 526,
481 		.yfp2_htime = 4365,
482 		.max_pxcnt = 5279,
483 		.hspuls_begin = 88,
484 		.hspuls_end = 264,
485 		.hspuls_switch = 88,
486 		.vspuls_begin = 440,
487 		.vspuls_end = 2200,
488 		.vspuls_bline = 0,
489 		.vspuls_eline = 4,
490 		.havon_begin = 526,
491 		.havon_end = 4365,
492 		.vavon_bline = 20,
493 		.vavon_eline = 559,
494 		.eqpuls_begin = 2288,
495 		.eqpuls_begin_present = true,
496 		.eqpuls_end = 2464,
497 		.eqpuls_end_present = true,
498 		.eqpuls_bline = 0,
499 		.eqpuls_bline_present = true,
500 		.eqpuls_eline = 4,
501 		.eqpuls_eline_present = true,
502 		.hso_begin = 142,
503 		.hso_end = 230,
504 		.vso_begin = 142,
505 		.vso_end = 142,
506 		.vso_bline = 0,
507 		.vso_eline = 5,
508 		.vso_eline_present = true,
509 		/* sy_val */
510 		/* sy2_val */
511 		.max_lncnt = 1124,
512 	},
513 };
514 
515 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080p24 = {
516 	.encp = {
517 		.dvi_settings = 0xd,
518 		.video_mode = 0x4040,
519 		.video_mode_adv = 0x18,
520 		.video_prog_mode = 0x100,
521 		.video_prog_mode_present = true,
522 		.video_sync_mode = 0x7,
523 		.video_sync_mode_present = true,
524 		.video_yc_dly = 0,
525 		.video_yc_dly_present = true,
526 		.video_rgb_ctrl = 2,
527 		.video_rgb_ctrl_present = true,
528 		.video_filt_ctrl = 0x1052,
529 		.video_filt_ctrl_present = true,
530 		/* video_ofld_voav_ofst */
531 		.yfp1_htime = 271,
532 		.yfp2_htime = 2190,
533 		.max_pxcnt = 2749,
534 		.hspuls_begin = 44,
535 		.hspuls_end = 132,
536 		.hspuls_switch = 44,
537 		.vspuls_begin = 220,
538 		.vspuls_end = 2140,
539 		.vspuls_bline = 0,
540 		.vspuls_eline = 4,
541 		.havon_begin = 271,
542 		.havon_end = 2190,
543 		.vavon_bline = 41,
544 		.vavon_eline = 1120,
545 		/* eqpuls_begin */
546 		/* eqpuls_end */
547 		.eqpuls_bline = 0,
548 		.eqpuls_bline_present = true,
549 		.eqpuls_eline = 4,
550 		.eqpuls_eline_present = true,
551 		.hso_begin = 79,
552 		.hso_end = 123,
553 		.vso_begin = 79,
554 		.vso_end = 79,
555 		.vso_bline = 0,
556 		.vso_eline = 5,
557 		.vso_eline_present = true,
558 		/* sy_val */
559 		/* sy2_val */
560 		.max_lncnt = 1124,
561 	},
562 };
563 
564 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080p30 = {
565 	.encp = {
566 		.dvi_settings = 0x1,
567 		.video_mode = 0x4040,
568 		.video_mode_adv = 0x18,
569 		.video_prog_mode = 0x100,
570 		.video_prog_mode_present = true,
571 		/* video_sync_mode */
572 		/* video_yc_dly */
573 		/* video_rgb_ctrl */
574 		.video_filt_ctrl = 0x1052,
575 		.video_filt_ctrl_present = true,
576 		/* video_ofld_voav_ofst */
577 		.yfp1_htime = 140,
578 		.yfp2_htime = 2060,
579 		.max_pxcnt = 2199,
580 		.hspuls_begin = 2156,
581 		.hspuls_end = 44,
582 		.hspuls_switch = 44,
583 		.vspuls_begin = 140,
584 		.vspuls_end = 2059,
585 		.vspuls_bline = 0,
586 		.vspuls_eline = 4,
587 		.havon_begin = 148,
588 		.havon_end = 2067,
589 		.vavon_bline = 41,
590 		.vavon_eline = 1120,
591 		/* eqpuls_begin */
592 		/* eqpuls_end */
593 		/* eqpuls_bline */
594 		/* eqpuls_eline */
595 		.hso_begin = 44,
596 		.hso_end = 2156,
597 		.vso_begin = 2100,
598 		.vso_end = 2164,
599 		.vso_bline = 0,
600 		.vso_eline = 5,
601 		.vso_eline_present = true,
602 		/* sy_val */
603 		/* sy2_val */
604 		.max_lncnt = 1124,
605 	},
606 };
607 
608 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080p50 = {
609 	.encp = {
610 		.dvi_settings = 0xd,
611 		.video_mode = 0x4040,
612 		.video_mode_adv = 0x18,
613 		.video_prog_mode = 0x100,
614 		.video_prog_mode_present = true,
615 		.video_sync_mode = 0x7,
616 		.video_sync_mode_present = true,
617 		.video_yc_dly = 0,
618 		.video_yc_dly_present = true,
619 		.video_rgb_ctrl = 2,
620 		.video_rgb_ctrl_present = true,
621 		/* video_filt_ctrl */
622 		/* video_ofld_voav_ofst */
623 		.yfp1_htime = 271,
624 		.yfp2_htime = 2190,
625 		.max_pxcnt = 2639,
626 		.hspuls_begin = 44,
627 		.hspuls_end = 132,
628 		.hspuls_switch = 44,
629 		.vspuls_begin = 220,
630 		.vspuls_end = 2140,
631 		.vspuls_bline = 0,
632 		.vspuls_eline = 4,
633 		.havon_begin = 271,
634 		.havon_end = 2190,
635 		.vavon_bline = 41,
636 		.vavon_eline = 1120,
637 		/* eqpuls_begin */
638 		/* eqpuls_end */
639 		.eqpuls_bline = 0,
640 		.eqpuls_bline_present = true,
641 		.eqpuls_eline = 4,
642 		.eqpuls_eline_present = true,
643 		.hso_begin = 79,
644 		.hso_end = 123,
645 		.vso_begin = 79,
646 		.vso_end = 79,
647 		.vso_bline = 0,
648 		.vso_eline = 5,
649 		.vso_eline_present = true,
650 		/* sy_val */
651 		/* sy2_val */
652 		.max_lncnt = 1124,
653 	},
654 };
655 
656 union meson_hdmi_venc_mode meson_hdmi_encp_mode_1080p60 = {
657 	.encp = {
658 		.dvi_settings = 0x1,
659 		.video_mode = 0x4040,
660 		.video_mode_adv = 0x18,
661 		.video_prog_mode = 0x100,
662 		.video_prog_mode_present = true,
663 		/* video_sync_mode */
664 		/* video_yc_dly */
665 		/* video_rgb_ctrl */
666 		.video_filt_ctrl = 0x1052,
667 		.video_filt_ctrl_present = true,
668 		/* video_ofld_voav_ofst */
669 		.yfp1_htime = 140,
670 		.yfp2_htime = 2060,
671 		.max_pxcnt = 2199,
672 		.hspuls_begin = 2156,
673 		.hspuls_end = 44,
674 		.hspuls_switch = 44,
675 		.vspuls_begin = 140,
676 		.vspuls_end = 2059,
677 		.vspuls_bline = 0,
678 		.vspuls_eline = 4,
679 		.havon_begin = 148,
680 		.havon_end = 2067,
681 		.vavon_bline = 41,
682 		.vavon_eline = 1120,
683 		/* eqpuls_begin */
684 		/* eqpuls_end */
685 		/* eqpuls_bline */
686 		/* eqpuls_eline */
687 		.hso_begin = 44,
688 		.hso_end = 2156,
689 		.vso_begin = 2100,
690 		.vso_end = 2164,
691 		.vso_bline = 0,
692 		.vso_eline = 5,
693 		.vso_eline_present = true,
694 		/* sy_val */
695 		/* sy2_val */
696 		.max_lncnt = 1124,
697 	},
698 };
699 
700 struct meson_hdmi_venc_vic_mode {
701 	unsigned int vic;
702 	union meson_hdmi_venc_mode *mode;
703 } meson_hdmi_venc_vic_modes[] = {
704 	{ 6, &meson_hdmi_enci_mode_480i },
705 	{ 7, &meson_hdmi_enci_mode_480i },
706 	{ 21, &meson_hdmi_enci_mode_576i },
707 	{ 22, &meson_hdmi_enci_mode_576i },
708 	{ 2, &meson_hdmi_encp_mode_480p },
709 	{ 3, &meson_hdmi_encp_mode_480p },
710 	{ 17, &meson_hdmi_encp_mode_576p },
711 	{ 18, &meson_hdmi_encp_mode_576p },
712 	{ 4, &meson_hdmi_encp_mode_720p60 },
713 	{ 19, &meson_hdmi_encp_mode_720p50 },
714 	{ 5, &meson_hdmi_encp_mode_1080i60 },
715 	{ 20, &meson_hdmi_encp_mode_1080i50 },
716 	{ 32, &meson_hdmi_encp_mode_1080p24 },
717 	{ 34, &meson_hdmi_encp_mode_1080p30 },
718 	{ 31, &meson_hdmi_encp_mode_1080p50 },
719 	{ 16, &meson_hdmi_encp_mode_1080p60 },
720 	{ 0, NULL}, /* sentinel */
721 };
722 
to_signed(unsigned int a)723 static signed int to_signed(unsigned int a)
724 {
725 	if (a <= 7)
726 		return a;
727 	else
728 		return a - 16;
729 }
730 
modulo(unsigned long a,unsigned long b)731 static unsigned long modulo(unsigned long a, unsigned long b)
732 {
733 	if (a >= b)
734 		return a - b;
735 	else
736 		return a;
737 }
738 
739 enum drm_mode_status
meson_venc_hdmi_supported_mode(const struct drm_display_mode * mode)740 meson_venc_hdmi_supported_mode(const struct drm_display_mode *mode)
741 {
742 	if (mode->flags & ~(DRM_MODE_FLAG_PHSYNC | DRM_MODE_FLAG_NHSYNC |
743 			    DRM_MODE_FLAG_PVSYNC | DRM_MODE_FLAG_NVSYNC))
744 		return MODE_BAD;
745 
746 	if (mode->hdisplay < 640 || mode->hdisplay > 1920)
747 		return MODE_BAD_HVALUE;
748 
749 	if (mode->vdisplay < 480 || mode->vdisplay > 1200)
750 		return MODE_BAD_VVALUE;
751 
752 	return MODE_OK;
753 }
754 EXPORT_SYMBOL_GPL(meson_venc_hdmi_supported_mode);
755 
meson_venc_hdmi_supported_vic(int vic)756 bool meson_venc_hdmi_supported_vic(int vic)
757 {
758 	struct meson_hdmi_venc_vic_mode *vmode = meson_hdmi_venc_vic_modes;
759 
760 	while (vmode->vic && vmode->mode) {
761 		if (vmode->vic == vic)
762 			return true;
763 		vmode++;
764 	}
765 
766 	return false;
767 }
768 EXPORT_SYMBOL_GPL(meson_venc_hdmi_supported_vic);
769 
meson_venc_hdmi_get_dmt_vmode(const struct drm_display_mode * mode,union meson_hdmi_venc_mode * dmt_mode)770 void meson_venc_hdmi_get_dmt_vmode(const struct drm_display_mode *mode,
771 				   union meson_hdmi_venc_mode *dmt_mode)
772 {
773 	memset(dmt_mode, 0, sizeof(*dmt_mode));
774 
775 	dmt_mode->encp.dvi_settings = 0x21;
776 	dmt_mode->encp.video_mode = 0x4040;
777 	dmt_mode->encp.video_mode_adv = 0x18;
778 	dmt_mode->encp.max_pxcnt = mode->htotal - 1;
779 	dmt_mode->encp.havon_begin = mode->htotal - mode->hsync_start;
780 	dmt_mode->encp.havon_end = dmt_mode->encp.havon_begin +
781 				   mode->hdisplay - 1;
782 	dmt_mode->encp.vavon_bline = mode->vtotal - mode->vsync_start;
783 	dmt_mode->encp.vavon_eline = dmt_mode->encp.vavon_bline +
784 				     mode->vdisplay - 1;
785 	dmt_mode->encp.hso_begin = 0;
786 	dmt_mode->encp.hso_end = mode->hsync_end - mode->hsync_start;
787 	dmt_mode->encp.vso_begin = 30;
788 	dmt_mode->encp.vso_end = 50;
789 	dmt_mode->encp.vso_bline = 0;
790 	dmt_mode->encp.vso_eline = mode->vsync_end - mode->vsync_start;
791 	dmt_mode->encp.vso_eline_present = true;
792 	dmt_mode->encp.max_lncnt = mode->vtotal - 1;
793 }
794 
meson_venc_hdmi_get_vic_vmode(int vic)795 static union meson_hdmi_venc_mode *meson_venc_hdmi_get_vic_vmode(int vic)
796 {
797 	struct meson_hdmi_venc_vic_mode *vmode = meson_hdmi_venc_vic_modes;
798 
799 	while (vmode->vic && vmode->mode) {
800 		if (vmode->vic == vic)
801 			return vmode->mode;
802 		vmode++;
803 	}
804 
805 	return NULL;
806 }
807 
meson_venc_hdmi_venc_repeat(int vic)808 bool meson_venc_hdmi_venc_repeat(int vic)
809 {
810 	/* Repeat VENC pixels for 480/576i/p, 720p50/60 and 1080p50/60 */
811 	if (vic == 6 || vic == 7 || /* 480i */
812 	    vic == 21 || vic == 22 || /* 576i */
813 	    vic == 17 || vic == 18 || /* 576p */
814 	    vic == 2 || vic == 3 || /* 480p */
815 	    vic == 4 || /* 720p60 */
816 	    vic == 19 || /* 720p50 */
817 	    vic == 5 || /* 1080i60 */
818 	    vic == 20)	/* 1080i50 */
819 		return true;
820 
821 	return false;
822 }
823 EXPORT_SYMBOL_GPL(meson_venc_hdmi_venc_repeat);
824 
meson_venc_hdmi_mode_set(struct meson_drm * priv,int vic,struct drm_display_mode * mode)825 void meson_venc_hdmi_mode_set(struct meson_drm *priv, int vic,
826 			      struct drm_display_mode *mode)
827 {
828 	union meson_hdmi_venc_mode *vmode = NULL;
829 	union meson_hdmi_venc_mode vmode_dmt;
830 	bool use_enci = false;
831 	bool venc_repeat = false;
832 	bool hdmi_repeat = false;
833 	unsigned int venc_hdmi_latency = 2;
834 	unsigned long total_pixels_venc = 0;
835 	unsigned long active_pixels_venc = 0;
836 	unsigned long front_porch_venc = 0;
837 	unsigned long hsync_pixels_venc = 0;
838 	unsigned long de_h_begin = 0;
839 	unsigned long de_h_end = 0;
840 	unsigned long de_v_begin_even = 0;
841 	unsigned long de_v_end_even = 0;
842 	unsigned long de_v_begin_odd = 0;
843 	unsigned long de_v_end_odd = 0;
844 	unsigned long hs_begin = 0;
845 	unsigned long hs_end = 0;
846 	unsigned long vs_adjust = 0;
847 	unsigned long vs_bline_evn = 0;
848 	unsigned long vs_eline_evn = 0;
849 	unsigned long vs_bline_odd = 0;
850 	unsigned long vs_eline_odd = 0;
851 	unsigned long vso_begin_evn = 0;
852 	unsigned long vso_begin_odd = 0;
853 	unsigned int eof_lines;
854 	unsigned int sof_lines;
855 	unsigned int vsync_lines;
856 
857 	if (meson_venc_hdmi_supported_vic(vic)) {
858 		vmode = meson_venc_hdmi_get_vic_vmode(vic);
859 		if (!vmode) {
860 			dev_err(priv->dev, "%s: Fatal Error, unsupported mode "
861 				DRM_MODE_FMT "\n", __func__,
862 				DRM_MODE_ARG(mode));
863 			return;
864 		}
865 	} else {
866 		meson_venc_hdmi_get_dmt_vmode(mode, &vmode_dmt);
867 		vmode = &vmode_dmt;
868 	}
869 
870 	/* Use VENCI for 480i and 576i and double HDMI pixels */
871 	if (mode->flags & DRM_MODE_FLAG_DBLCLK) {
872 		hdmi_repeat = true;
873 		use_enci = true;
874 		venc_hdmi_latency = 1;
875 	}
876 
877 	/* Repeat VENC pixels for 480/576i/p, 720p50/60 and 1080p50/60 */
878 	if (meson_venc_hdmi_venc_repeat(vic))
879 		venc_repeat = true;
880 
881 	eof_lines = mode->vsync_start - mode->vdisplay;
882 	if (mode->flags & DRM_MODE_FLAG_INTERLACE)
883 		eof_lines /= 2;
884 	sof_lines = mode->vtotal - mode->vsync_end;
885 	if (mode->flags & DRM_MODE_FLAG_INTERLACE)
886 		sof_lines /= 2;
887 	vsync_lines = mode->vsync_end - mode->vsync_start;
888 	if (mode->flags & DRM_MODE_FLAG_INTERLACE)
889 		vsync_lines /= 2;
890 
891 	total_pixels_venc = mode->htotal;
892 	if (hdmi_repeat)
893 		total_pixels_venc /= 2;
894 	if (venc_repeat)
895 		total_pixels_venc *= 2;
896 
897 	active_pixels_venc = mode->hdisplay;
898 	if (hdmi_repeat)
899 		active_pixels_venc /= 2;
900 	if (venc_repeat)
901 		active_pixels_venc *= 2;
902 
903 	front_porch_venc = (mode->hsync_start - mode->hdisplay);
904 	if (hdmi_repeat)
905 		front_porch_venc /= 2;
906 	if (venc_repeat)
907 		front_porch_venc *= 2;
908 
909 	hsync_pixels_venc = (mode->hsync_end - mode->hsync_start);
910 	if (hdmi_repeat)
911 		hsync_pixels_venc /= 2;
912 	if (venc_repeat)
913 		hsync_pixels_venc *= 2;
914 
915 	/* Disable VDACs */
916 	writel_bits_relaxed(0xff, 0xff,
917 			priv->io_base + _REG(VENC_VDAC_SETTING));
918 
919 	writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_EN));
920 	writel_relaxed(0, priv->io_base + _REG(ENCP_VIDEO_EN));
921 
922 	if (use_enci) {
923 		unsigned int lines_f0;
924 		unsigned int lines_f1;
925 
926 		/* CVBS Filter settings */
927 		writel_relaxed(0x12, priv->io_base + _REG(ENCI_CFILT_CTRL));
928 		writel_relaxed(0x12, priv->io_base + _REG(ENCI_CFILT_CTRL2));
929 
930 		/* Digital Video Select : Interlace, clk27 clk, external */
931 		writel_relaxed(0, priv->io_base + _REG(VENC_DVI_SETTING));
932 
933 		/* Reset Video Mode */
934 		writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_MODE));
935 		writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_MODE_ADV));
936 
937 		/* Horizontal sync signal output */
938 		writel_relaxed(vmode->enci.hso_begin,
939 				priv->io_base + _REG(ENCI_SYNC_HSO_BEGIN));
940 		writel_relaxed(vmode->enci.hso_end,
941 				priv->io_base + _REG(ENCI_SYNC_HSO_END));
942 
943 		/* Vertical Sync lines */
944 		writel_relaxed(vmode->enci.vso_even,
945 				priv->io_base + _REG(ENCI_SYNC_VSO_EVNLN));
946 		writel_relaxed(vmode->enci.vso_odd,
947 				priv->io_base + _REG(ENCI_SYNC_VSO_ODDLN));
948 
949 		/* Macrovision max amplitude change */
950 		writel_relaxed(vmode->enci.macv_max_amp,
951 				priv->io_base + _REG(ENCI_MACV_MAX_AMP));
952 
953 		/* Video mode */
954 		writel_relaxed(vmode->enci.video_prog_mode,
955 				priv->io_base + _REG(VENC_VIDEO_PROG_MODE));
956 		writel_relaxed(vmode->enci.video_mode,
957 				priv->io_base + _REG(ENCI_VIDEO_MODE));
958 
959 		/* Advanced Video Mode :
960 		 * Demux shifting 0x2
961 		 * Blank line end at line17/22
962 		 * High bandwidth Luma Filter
963 		 * Low bandwidth Chroma Filter
964 		 * Bypass luma low pass filter
965 		 * No macrovision on CSYNC
966 		 */
967 		writel_relaxed(0x26, priv->io_base + _REG(ENCI_VIDEO_MODE_ADV));
968 
969 		writel(vmode->enci.sch_adjust,
970 				priv->io_base + _REG(ENCI_VIDEO_SCH));
971 
972 		/* Sync mode : MASTER Master mode, free run, send HSO/VSO out */
973 		writel_relaxed(0x07, priv->io_base + _REG(ENCI_SYNC_MODE));
974 
975 		if (vmode->enci.yc_delay)
976 			writel_relaxed(vmode->enci.yc_delay,
977 					priv->io_base + _REG(ENCI_YC_DELAY));
978 
979 
980 		/* UNreset Interlaced TV Encoder */
981 		writel_relaxed(0, priv->io_base + _REG(ENCI_DBG_PX_RST));
982 
983 		/* Enable Vfifo2vd, Y_Cb_Y_Cr select */
984 		writel_relaxed(0x4e01, priv->io_base + _REG(ENCI_VFIFO2VD_CTL));
985 
986 		/* Timings */
987 		writel_relaxed(vmode->enci.pixel_start,
988 			priv->io_base + _REG(ENCI_VFIFO2VD_PIXEL_START));
989 		writel_relaxed(vmode->enci.pixel_end,
990 			priv->io_base + _REG(ENCI_VFIFO2VD_PIXEL_END));
991 
992 		writel_relaxed(vmode->enci.top_field_line_start,
993 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_TOP_START));
994 		writel_relaxed(vmode->enci.top_field_line_end,
995 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_TOP_END));
996 
997 		writel_relaxed(vmode->enci.bottom_field_line_start,
998 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_BOT_START));
999 		writel_relaxed(vmode->enci.bottom_field_line_end,
1000 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_BOT_END));
1001 
1002 		/* Select ENCI for VIU */
1003 		meson_vpp_setup_mux(priv, MESON_VIU_VPP_MUX_ENCI);
1004 
1005 		/* Interlace video enable */
1006 		writel_relaxed(1, priv->io_base + _REG(ENCI_VIDEO_EN));
1007 
1008 		lines_f0 = mode->vtotal >> 1;
1009 		lines_f1 = lines_f0 + 1;
1010 
1011 		de_h_begin = modulo(readl_relaxed(priv->io_base +
1012 					_REG(ENCI_VFIFO2VD_PIXEL_START))
1013 					+ venc_hdmi_latency,
1014 				    total_pixels_venc);
1015 		de_h_end  = modulo(de_h_begin + active_pixels_venc,
1016 				   total_pixels_venc);
1017 
1018 		writel_relaxed(de_h_begin,
1019 				priv->io_base + _REG(ENCI_DE_H_BEGIN));
1020 		writel_relaxed(de_h_end,
1021 				priv->io_base + _REG(ENCI_DE_H_END));
1022 
1023 		de_v_begin_even = readl_relaxed(priv->io_base +
1024 					_REG(ENCI_VFIFO2VD_LINE_TOP_START));
1025 		de_v_end_even  = de_v_begin_even + mode->vdisplay;
1026 		de_v_begin_odd = readl_relaxed(priv->io_base +
1027 					_REG(ENCI_VFIFO2VD_LINE_BOT_START));
1028 		de_v_end_odd = de_v_begin_odd + mode->vdisplay;
1029 
1030 		writel_relaxed(de_v_begin_even,
1031 				priv->io_base + _REG(ENCI_DE_V_BEGIN_EVEN));
1032 		writel_relaxed(de_v_end_even,
1033 				priv->io_base + _REG(ENCI_DE_V_END_EVEN));
1034 		writel_relaxed(de_v_begin_odd,
1035 				priv->io_base + _REG(ENCI_DE_V_BEGIN_ODD));
1036 		writel_relaxed(de_v_end_odd,
1037 				priv->io_base + _REG(ENCI_DE_V_END_ODD));
1038 
1039 		/* Program Hsync timing */
1040 		hs_begin = de_h_end + front_porch_venc;
1041 		if (de_h_end + front_porch_venc >= total_pixels_venc) {
1042 			hs_begin -= total_pixels_venc;
1043 			vs_adjust  = 1;
1044 		} else {
1045 			hs_begin = de_h_end + front_porch_venc;
1046 			vs_adjust  = 0;
1047 		}
1048 
1049 		hs_end = modulo(hs_begin + hsync_pixels_venc,
1050 				total_pixels_venc);
1051 		writel_relaxed(hs_begin,
1052 				priv->io_base + _REG(ENCI_DVI_HSO_BEGIN));
1053 		writel_relaxed(hs_end,
1054 				priv->io_base + _REG(ENCI_DVI_HSO_END));
1055 
1056 		/* Program Vsync timing for even field */
1057 		if (((de_v_end_odd - 1) + eof_lines + vs_adjust) >= lines_f1) {
1058 			vs_bline_evn = (de_v_end_odd - 1)
1059 					+ eof_lines
1060 					+ vs_adjust
1061 					- lines_f1;
1062 			vs_eline_evn = vs_bline_evn + vsync_lines;
1063 
1064 			writel_relaxed(vs_bline_evn,
1065 				priv->io_base + _REG(ENCI_DVI_VSO_BLINE_EVN));
1066 
1067 			writel_relaxed(vs_eline_evn,
1068 				priv->io_base + _REG(ENCI_DVI_VSO_ELINE_EVN));
1069 
1070 			writel_relaxed(hs_begin,
1071 				priv->io_base + _REG(ENCI_DVI_VSO_BEGIN_EVN));
1072 			writel_relaxed(hs_begin,
1073 				priv->io_base + _REG(ENCI_DVI_VSO_END_EVN));
1074 		} else {
1075 			vs_bline_odd = (de_v_end_odd - 1)
1076 					+ eof_lines
1077 					+ vs_adjust;
1078 
1079 			writel_relaxed(vs_bline_odd,
1080 				priv->io_base + _REG(ENCI_DVI_VSO_BLINE_ODD));
1081 
1082 			writel_relaxed(hs_begin,
1083 				priv->io_base + _REG(ENCI_DVI_VSO_BEGIN_ODD));
1084 
1085 			if ((vs_bline_odd + vsync_lines) >= lines_f1) {
1086 				vs_eline_evn = vs_bline_odd
1087 						+ vsync_lines
1088 						- lines_f1;
1089 
1090 				writel_relaxed(vs_eline_evn, priv->io_base
1091 						+ _REG(ENCI_DVI_VSO_ELINE_EVN));
1092 
1093 				writel_relaxed(hs_begin, priv->io_base
1094 						+ _REG(ENCI_DVI_VSO_END_EVN));
1095 			} else {
1096 				vs_eline_odd = vs_bline_odd
1097 						+ vsync_lines;
1098 
1099 				writel_relaxed(vs_eline_odd, priv->io_base
1100 						+ _REG(ENCI_DVI_VSO_ELINE_ODD));
1101 
1102 				writel_relaxed(hs_begin, priv->io_base
1103 						+ _REG(ENCI_DVI_VSO_END_ODD));
1104 			}
1105 		}
1106 
1107 		/* Program Vsync timing for odd field */
1108 		if (((de_v_end_even - 1) + (eof_lines + 1)) >= lines_f0) {
1109 			vs_bline_odd = (de_v_end_even - 1)
1110 					+ (eof_lines + 1)
1111 					- lines_f0;
1112 			vs_eline_odd = vs_bline_odd + vsync_lines;
1113 
1114 			writel_relaxed(vs_bline_odd,
1115 				priv->io_base + _REG(ENCI_DVI_VSO_BLINE_ODD));
1116 
1117 			writel_relaxed(vs_eline_odd,
1118 				priv->io_base + _REG(ENCI_DVI_VSO_ELINE_ODD));
1119 
1120 			vso_begin_odd  = modulo(hs_begin
1121 						+ (total_pixels_venc >> 1),
1122 						total_pixels_venc);
1123 
1124 			writel_relaxed(vso_begin_odd,
1125 				priv->io_base + _REG(ENCI_DVI_VSO_BEGIN_ODD));
1126 			writel_relaxed(vso_begin_odd,
1127 				priv->io_base + _REG(ENCI_DVI_VSO_END_ODD));
1128 		} else {
1129 			vs_bline_evn = (de_v_end_even - 1)
1130 					+ (eof_lines + 1);
1131 
1132 			writel_relaxed(vs_bline_evn,
1133 				priv->io_base + _REG(ENCI_DVI_VSO_BLINE_EVN));
1134 
1135 			vso_begin_evn  = modulo(hs_begin
1136 						+ (total_pixels_venc >> 1),
1137 						total_pixels_venc);
1138 
1139 			writel_relaxed(vso_begin_evn, priv->io_base
1140 					+ _REG(ENCI_DVI_VSO_BEGIN_EVN));
1141 
1142 			if (vs_bline_evn + vsync_lines >= lines_f0) {
1143 				vs_eline_odd = vs_bline_evn
1144 						+ vsync_lines
1145 						- lines_f0;
1146 
1147 				writel_relaxed(vs_eline_odd, priv->io_base
1148 						+ _REG(ENCI_DVI_VSO_ELINE_ODD));
1149 
1150 				writel_relaxed(vso_begin_evn, priv->io_base
1151 						+ _REG(ENCI_DVI_VSO_END_ODD));
1152 			} else {
1153 				vs_eline_evn = vs_bline_evn + vsync_lines;
1154 
1155 				writel_relaxed(vs_eline_evn, priv->io_base
1156 						+ _REG(ENCI_DVI_VSO_ELINE_EVN));
1157 
1158 				writel_relaxed(vso_begin_evn, priv->io_base
1159 						+ _REG(ENCI_DVI_VSO_END_EVN));
1160 			}
1161 		}
1162 	} else {
1163 		writel_relaxed(vmode->encp.dvi_settings,
1164 				priv->io_base + _REG(VENC_DVI_SETTING));
1165 		writel_relaxed(vmode->encp.video_mode,
1166 				priv->io_base + _REG(ENCP_VIDEO_MODE));
1167 		writel_relaxed(vmode->encp.video_mode_adv,
1168 				priv->io_base + _REG(ENCP_VIDEO_MODE_ADV));
1169 		if (vmode->encp.video_prog_mode_present)
1170 			writel_relaxed(vmode->encp.video_prog_mode,
1171 				priv->io_base + _REG(VENC_VIDEO_PROG_MODE));
1172 		if (vmode->encp.video_sync_mode_present)
1173 			writel_relaxed(vmode->encp.video_sync_mode,
1174 				priv->io_base + _REG(ENCP_VIDEO_SYNC_MODE));
1175 		if (vmode->encp.video_yc_dly_present)
1176 			writel_relaxed(vmode->encp.video_yc_dly,
1177 				priv->io_base + _REG(ENCP_VIDEO_YC_DLY));
1178 		if (vmode->encp.video_rgb_ctrl_present)
1179 			writel_relaxed(vmode->encp.video_rgb_ctrl,
1180 				priv->io_base + _REG(ENCP_VIDEO_RGB_CTRL));
1181 		if (vmode->encp.video_filt_ctrl_present)
1182 			writel_relaxed(vmode->encp.video_filt_ctrl,
1183 				priv->io_base + _REG(ENCP_VIDEO_FILT_CTRL));
1184 		if (vmode->encp.video_ofld_voav_ofst_present)
1185 			writel_relaxed(vmode->encp.video_ofld_voav_ofst,
1186 				priv->io_base
1187 				+ _REG(ENCP_VIDEO_OFLD_VOAV_OFST));
1188 		writel_relaxed(vmode->encp.yfp1_htime,
1189 				priv->io_base + _REG(ENCP_VIDEO_YFP1_HTIME));
1190 		writel_relaxed(vmode->encp.yfp2_htime,
1191 				priv->io_base + _REG(ENCP_VIDEO_YFP2_HTIME));
1192 		writel_relaxed(vmode->encp.max_pxcnt,
1193 				priv->io_base + _REG(ENCP_VIDEO_MAX_PXCNT));
1194 		writel_relaxed(vmode->encp.hspuls_begin,
1195 				priv->io_base + _REG(ENCP_VIDEO_HSPULS_BEGIN));
1196 		writel_relaxed(vmode->encp.hspuls_end,
1197 				priv->io_base + _REG(ENCP_VIDEO_HSPULS_END));
1198 		writel_relaxed(vmode->encp.hspuls_switch,
1199 				priv->io_base + _REG(ENCP_VIDEO_HSPULS_SWITCH));
1200 		writel_relaxed(vmode->encp.vspuls_begin,
1201 				priv->io_base + _REG(ENCP_VIDEO_VSPULS_BEGIN));
1202 		writel_relaxed(vmode->encp.vspuls_end,
1203 				priv->io_base + _REG(ENCP_VIDEO_VSPULS_END));
1204 		writel_relaxed(vmode->encp.vspuls_bline,
1205 				priv->io_base + _REG(ENCP_VIDEO_VSPULS_BLINE));
1206 		writel_relaxed(vmode->encp.vspuls_eline,
1207 				priv->io_base + _REG(ENCP_VIDEO_VSPULS_ELINE));
1208 		if (vmode->encp.eqpuls_begin_present)
1209 			writel_relaxed(vmode->encp.eqpuls_begin,
1210 				priv->io_base + _REG(ENCP_VIDEO_EQPULS_BEGIN));
1211 		if (vmode->encp.eqpuls_end_present)
1212 			writel_relaxed(vmode->encp.eqpuls_end,
1213 				priv->io_base + _REG(ENCP_VIDEO_EQPULS_END));
1214 		if (vmode->encp.eqpuls_bline_present)
1215 			writel_relaxed(vmode->encp.eqpuls_bline,
1216 				priv->io_base + _REG(ENCP_VIDEO_EQPULS_BLINE));
1217 		if (vmode->encp.eqpuls_eline_present)
1218 			writel_relaxed(vmode->encp.eqpuls_eline,
1219 				priv->io_base + _REG(ENCP_VIDEO_EQPULS_ELINE));
1220 		writel_relaxed(vmode->encp.havon_begin,
1221 				priv->io_base + _REG(ENCP_VIDEO_HAVON_BEGIN));
1222 		writel_relaxed(vmode->encp.havon_end,
1223 				priv->io_base + _REG(ENCP_VIDEO_HAVON_END));
1224 		writel_relaxed(vmode->encp.vavon_bline,
1225 				priv->io_base + _REG(ENCP_VIDEO_VAVON_BLINE));
1226 		writel_relaxed(vmode->encp.vavon_eline,
1227 				priv->io_base + _REG(ENCP_VIDEO_VAVON_ELINE));
1228 		writel_relaxed(vmode->encp.hso_begin,
1229 				priv->io_base + _REG(ENCP_VIDEO_HSO_BEGIN));
1230 		writel_relaxed(vmode->encp.hso_end,
1231 				priv->io_base + _REG(ENCP_VIDEO_HSO_END));
1232 		writel_relaxed(vmode->encp.vso_begin,
1233 				priv->io_base + _REG(ENCP_VIDEO_VSO_BEGIN));
1234 		writel_relaxed(vmode->encp.vso_end,
1235 				priv->io_base + _REG(ENCP_VIDEO_VSO_END));
1236 		writel_relaxed(vmode->encp.vso_bline,
1237 				priv->io_base + _REG(ENCP_VIDEO_VSO_BLINE));
1238 		if (vmode->encp.vso_eline_present)
1239 			writel_relaxed(vmode->encp.vso_eline,
1240 				priv->io_base + _REG(ENCP_VIDEO_VSO_ELINE));
1241 		if (vmode->encp.sy_val_present)
1242 			writel_relaxed(vmode->encp.sy_val,
1243 				priv->io_base + _REG(ENCP_VIDEO_SY_VAL));
1244 		if (vmode->encp.sy2_val_present)
1245 			writel_relaxed(vmode->encp.sy2_val,
1246 				priv->io_base + _REG(ENCP_VIDEO_SY2_VAL));
1247 		writel_relaxed(vmode->encp.max_lncnt,
1248 				priv->io_base + _REG(ENCP_VIDEO_MAX_LNCNT));
1249 
1250 		writel_relaxed(1, priv->io_base + _REG(ENCP_VIDEO_EN));
1251 
1252 		/* Set DE signal’s polarity is active high */
1253 		writel_bits_relaxed(BIT(14), BIT(14),
1254 				    priv->io_base + _REG(ENCP_VIDEO_MODE));
1255 
1256 		/* Program DE timing */
1257 		de_h_begin = modulo(readl_relaxed(priv->io_base +
1258 					_REG(ENCP_VIDEO_HAVON_BEGIN))
1259 					+ venc_hdmi_latency,
1260 				    total_pixels_venc);
1261 		de_h_end = modulo(de_h_begin + active_pixels_venc,
1262 				  total_pixels_venc);
1263 
1264 		writel_relaxed(de_h_begin,
1265 				priv->io_base + _REG(ENCP_DE_H_BEGIN));
1266 		writel_relaxed(de_h_end,
1267 				priv->io_base + _REG(ENCP_DE_H_END));
1268 
1269 		/* Program DE timing for even field */
1270 		de_v_begin_even = readl_relaxed(priv->io_base
1271 						+ _REG(ENCP_VIDEO_VAVON_BLINE));
1272 		if (mode->flags & DRM_MODE_FLAG_INTERLACE)
1273 			de_v_end_even = de_v_begin_even +
1274 					(mode->vdisplay / 2);
1275 		else
1276 			de_v_end_even = de_v_begin_even + mode->vdisplay;
1277 
1278 		writel_relaxed(de_v_begin_even,
1279 				priv->io_base + _REG(ENCP_DE_V_BEGIN_EVEN));
1280 		writel_relaxed(de_v_end_even,
1281 				priv->io_base + _REG(ENCP_DE_V_END_EVEN));
1282 
1283 		/* Program DE timing for odd field if needed */
1284 		if (mode->flags & DRM_MODE_FLAG_INTERLACE) {
1285 			unsigned int ofld_voav_ofst =
1286 				readl_relaxed(priv->io_base +
1287 					_REG(ENCP_VIDEO_OFLD_VOAV_OFST));
1288 			de_v_begin_odd = to_signed((ofld_voav_ofst & 0xf0) >> 4)
1289 						+ de_v_begin_even
1290 						+ ((mode->vtotal - 1) / 2);
1291 			de_v_end_odd = de_v_begin_odd + (mode->vdisplay / 2);
1292 
1293 			writel_relaxed(de_v_begin_odd,
1294 				priv->io_base + _REG(ENCP_DE_V_BEGIN_ODD));
1295 			writel_relaxed(de_v_end_odd,
1296 				priv->io_base + _REG(ENCP_DE_V_END_ODD));
1297 		}
1298 
1299 		/* Program Hsync timing */
1300 		if ((de_h_end + front_porch_venc) >= total_pixels_venc) {
1301 			hs_begin = de_h_end
1302 				   + front_porch_venc
1303 				   - total_pixels_venc;
1304 			vs_adjust  = 1;
1305 		} else {
1306 			hs_begin = de_h_end
1307 				   + front_porch_venc;
1308 			vs_adjust  = 0;
1309 		}
1310 
1311 		hs_end = modulo(hs_begin + hsync_pixels_venc,
1312 				total_pixels_venc);
1313 
1314 		writel_relaxed(hs_begin,
1315 				priv->io_base + _REG(ENCP_DVI_HSO_BEGIN));
1316 		writel_relaxed(hs_end,
1317 				priv->io_base + _REG(ENCP_DVI_HSO_END));
1318 
1319 		/* Program Vsync timing for even field */
1320 		if (de_v_begin_even >=
1321 				(sof_lines + vsync_lines + (1 - vs_adjust)))
1322 			vs_bline_evn = de_v_begin_even
1323 					- sof_lines
1324 					- vsync_lines
1325 					- (1 - vs_adjust);
1326 		else
1327 			vs_bline_evn = mode->vtotal
1328 					+ de_v_begin_even
1329 					- sof_lines
1330 					- vsync_lines
1331 					- (1 - vs_adjust);
1332 
1333 		vs_eline_evn = modulo(vs_bline_evn + vsync_lines,
1334 					mode->vtotal);
1335 
1336 		writel_relaxed(vs_bline_evn,
1337 				priv->io_base + _REG(ENCP_DVI_VSO_BLINE_EVN));
1338 		writel_relaxed(vs_eline_evn,
1339 				priv->io_base + _REG(ENCP_DVI_VSO_ELINE_EVN));
1340 
1341 		vso_begin_evn = hs_begin;
1342 		writel_relaxed(vso_begin_evn,
1343 				priv->io_base + _REG(ENCP_DVI_VSO_BEGIN_EVN));
1344 		writel_relaxed(vso_begin_evn,
1345 				priv->io_base + _REG(ENCP_DVI_VSO_END_EVN));
1346 
1347 		/* Program Vsync timing for odd field if needed */
1348 		if (mode->flags & DRM_MODE_FLAG_INTERLACE) {
1349 			vs_bline_odd = (de_v_begin_odd - 1)
1350 					- sof_lines
1351 					- vsync_lines;
1352 			vs_eline_odd = (de_v_begin_odd - 1)
1353 					- vsync_lines;
1354 			vso_begin_odd  = modulo(hs_begin
1355 						+ (total_pixels_venc >> 1),
1356 						total_pixels_venc);
1357 
1358 			writel_relaxed(vs_bline_odd,
1359 				priv->io_base + _REG(ENCP_DVI_VSO_BLINE_ODD));
1360 			writel_relaxed(vs_eline_odd,
1361 				priv->io_base + _REG(ENCP_DVI_VSO_ELINE_ODD));
1362 			writel_relaxed(vso_begin_odd,
1363 				priv->io_base + _REG(ENCP_DVI_VSO_BEGIN_ODD));
1364 			writel_relaxed(vso_begin_odd,
1365 				priv->io_base + _REG(ENCP_DVI_VSO_END_ODD));
1366 		}
1367 
1368 		/* Select ENCP for VIU */
1369 		meson_vpp_setup_mux(priv, MESON_VIU_VPP_MUX_ENCP);
1370 	}
1371 
1372 	writel_relaxed((use_enci ? 1 : 2) |
1373 		       (mode->flags & DRM_MODE_FLAG_PHSYNC ? 1 << 2 : 0) |
1374 		       (mode->flags & DRM_MODE_FLAG_PVSYNC ? 1 << 3 : 0) |
1375 		       4 << 5 |
1376 		       (venc_repeat ? 1 << 8 : 0) |
1377 		       (hdmi_repeat ? 1 << 12 : 0),
1378 		       priv->io_base + _REG(VPU_HDMI_SETTING));
1379 
1380 	priv->venc.hdmi_repeat = hdmi_repeat;
1381 	priv->venc.venc_repeat = venc_repeat;
1382 	priv->venc.hdmi_use_enci = use_enci;
1383 
1384 	priv->venc.current_mode = MESON_VENC_MODE_HDMI;
1385 }
1386 EXPORT_SYMBOL_GPL(meson_venc_hdmi_mode_set);
1387 
meson_venci_cvbs_mode_set(struct meson_drm * priv,struct meson_cvbs_enci_mode * mode)1388 void meson_venci_cvbs_mode_set(struct meson_drm *priv,
1389 			       struct meson_cvbs_enci_mode *mode)
1390 {
1391 	if (mode->mode_tag == priv->venc.current_mode)
1392 		return;
1393 
1394 	/* CVBS Filter settings */
1395 	writel_relaxed(0x12, priv->io_base + _REG(ENCI_CFILT_CTRL));
1396 	writel_relaxed(0x12, priv->io_base + _REG(ENCI_CFILT_CTRL2));
1397 
1398 	/* Digital Video Select : Interlace, clk27 clk, external */
1399 	writel_relaxed(0, priv->io_base + _REG(VENC_DVI_SETTING));
1400 
1401 	/* Reset Video Mode */
1402 	writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_MODE));
1403 	writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_MODE_ADV));
1404 
1405 	/* Horizontal sync signal output */
1406 	writel_relaxed(mode->hso_begin,
1407 			priv->io_base + _REG(ENCI_SYNC_HSO_BEGIN));
1408 	writel_relaxed(mode->hso_end,
1409 			priv->io_base + _REG(ENCI_SYNC_HSO_END));
1410 
1411 	/* Vertical Sync lines */
1412 	writel_relaxed(mode->vso_even,
1413 			priv->io_base + _REG(ENCI_SYNC_VSO_EVNLN));
1414 	writel_relaxed(mode->vso_odd,
1415 			priv->io_base + _REG(ENCI_SYNC_VSO_ODDLN));
1416 
1417 	/* Macrovision max amplitude change */
1418 	writel_relaxed(0x8100 + mode->macv_max_amp,
1419 			priv->io_base + _REG(ENCI_MACV_MAX_AMP));
1420 
1421 	/* Video mode */
1422 	writel_relaxed(mode->video_prog_mode,
1423 			priv->io_base + _REG(VENC_VIDEO_PROG_MODE));
1424 	writel_relaxed(mode->video_mode,
1425 			priv->io_base + _REG(ENCI_VIDEO_MODE));
1426 
1427 	/* Advanced Video Mode :
1428 	 * Demux shifting 0x2
1429 	 * Blank line end at line17/22
1430 	 * High bandwidth Luma Filter
1431 	 * Low bandwidth Chroma Filter
1432 	 * Bypass luma low pass filter
1433 	 * No macrovision on CSYNC
1434 	 */
1435 	writel_relaxed(0x26, priv->io_base + _REG(ENCI_VIDEO_MODE_ADV));
1436 
1437 	writel(mode->sch_adjust, priv->io_base + _REG(ENCI_VIDEO_SCH));
1438 
1439 	/* Sync mode : MASTER Master mode, free run, send HSO/VSO out */
1440 	writel_relaxed(0x07, priv->io_base + _REG(ENCI_SYNC_MODE));
1441 
1442 	/* 0x3 Y, C, and Component Y delay */
1443 	writel_relaxed(mode->yc_delay, priv->io_base + _REG(ENCI_YC_DELAY));
1444 
1445 	/* Timings */
1446 	writel_relaxed(mode->pixel_start,
1447 			priv->io_base + _REG(ENCI_VFIFO2VD_PIXEL_START));
1448 	writel_relaxed(mode->pixel_end,
1449 			priv->io_base + _REG(ENCI_VFIFO2VD_PIXEL_END));
1450 
1451 	writel_relaxed(mode->top_field_line_start,
1452 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_TOP_START));
1453 	writel_relaxed(mode->top_field_line_end,
1454 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_TOP_END));
1455 
1456 	writel_relaxed(mode->bottom_field_line_start,
1457 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_BOT_START));
1458 	writel_relaxed(mode->bottom_field_line_end,
1459 			priv->io_base + _REG(ENCI_VFIFO2VD_LINE_BOT_END));
1460 
1461 	/* Internal Venc, Internal VIU Sync, Internal Vencoder */
1462 	writel_relaxed(0, priv->io_base + _REG(VENC_SYNC_ROUTE));
1463 
1464 	/* UNreset Interlaced TV Encoder */
1465 	writel_relaxed(0, priv->io_base + _REG(ENCI_DBG_PX_RST));
1466 
1467 	/* Enable Vfifo2vd, Y_Cb_Y_Cr select */
1468 	writel_relaxed(0x4e01, priv->io_base + _REG(ENCI_VFIFO2VD_CTL));
1469 
1470 	/* Power UP Dacs */
1471 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_SETTING));
1472 
1473 	/* Video Upsampling */
1474 	writel_relaxed(0x0061, priv->io_base + _REG(VENC_UPSAMPLE_CTRL0));
1475 	writel_relaxed(0x4061, priv->io_base + _REG(VENC_UPSAMPLE_CTRL1));
1476 	writel_relaxed(0x5061, priv->io_base + _REG(VENC_UPSAMPLE_CTRL2));
1477 
1478 	/* Select Interlace Y DACs */
1479 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL0));
1480 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL1));
1481 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL2));
1482 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL3));
1483 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL4));
1484 	writel_relaxed(0, priv->io_base + _REG(VENC_VDAC_DACSEL5));
1485 
1486 	/* Select ENCI for VIU */
1487 	meson_vpp_setup_mux(priv, MESON_VIU_VPP_MUX_ENCI);
1488 
1489 	/* Enable ENCI FIFO */
1490 	writel_relaxed(0x2000, priv->io_base + _REG(VENC_VDAC_FIFO_CTRL));
1491 
1492 	/* Select ENCI DACs 0, 1, 4, and 5 */
1493 	writel_relaxed(0x11, priv->io_base + _REG(ENCI_DACSEL_0));
1494 	writel_relaxed(0x11, priv->io_base + _REG(ENCI_DACSEL_1));
1495 
1496 	/* Interlace video enable */
1497 	writel_relaxed(1, priv->io_base + _REG(ENCI_VIDEO_EN));
1498 
1499 	/* Configure Video Saturation / Contrast / Brightness / Hue */
1500 	writel_relaxed(mode->video_saturation,
1501 			priv->io_base + _REG(ENCI_VIDEO_SAT));
1502 	writel_relaxed(mode->video_contrast,
1503 			priv->io_base + _REG(ENCI_VIDEO_CONT));
1504 	writel_relaxed(mode->video_brightness,
1505 			priv->io_base + _REG(ENCI_VIDEO_BRIGHT));
1506 	writel_relaxed(mode->video_hue,
1507 			priv->io_base + _REG(ENCI_VIDEO_HUE));
1508 
1509 	/* Enable DAC0 Filter */
1510 	writel_relaxed(0x1, priv->io_base + _REG(VENC_VDAC_DAC0_FILT_CTRL0));
1511 	writel_relaxed(0xfc48, priv->io_base + _REG(VENC_VDAC_DAC0_FILT_CTRL1));
1512 
1513 	/* 0 in Macrovision register 0 */
1514 	writel_relaxed(0, priv->io_base + _REG(ENCI_MACV_N0));
1515 
1516 	/* Analog Synchronization and color burst value adjust */
1517 	writel_relaxed(mode->analog_sync_adj,
1518 			priv->io_base + _REG(ENCI_SYNC_ADJ));
1519 
1520 	priv->venc.current_mode = mode->mode_tag;
1521 }
1522 
1523 /* Returns the current ENCI field polarity */
meson_venci_get_field(struct meson_drm * priv)1524 unsigned int meson_venci_get_field(struct meson_drm *priv)
1525 {
1526 	return readl_relaxed(priv->io_base + _REG(ENCI_INFO_READ)) & BIT(29);
1527 }
1528 
meson_venc_enable_vsync(struct meson_drm * priv)1529 void meson_venc_enable_vsync(struct meson_drm *priv)
1530 {
1531 	writel_relaxed(2, priv->io_base + _REG(VENC_INTCTRL));
1532 }
1533 
meson_venc_disable_vsync(struct meson_drm * priv)1534 void meson_venc_disable_vsync(struct meson_drm *priv)
1535 {
1536 	writel_relaxed(0, priv->io_base + _REG(VENC_INTCTRL));
1537 }
1538 
meson_venc_init(struct meson_drm * priv)1539 void meson_venc_init(struct meson_drm *priv)
1540 {
1541 	/* Disable CVBS VDAC */
1542 	regmap_write(priv->hhi, HHI_VDAC_CNTL0, 0);
1543 	regmap_write(priv->hhi, HHI_VDAC_CNTL1, 8);
1544 
1545 	/* Power Down Dacs */
1546 	writel_relaxed(0xff, priv->io_base + _REG(VENC_VDAC_SETTING));
1547 
1548 	/* Disable HDMI PHY */
1549 	regmap_write(priv->hhi, HHI_HDMI_PHY_CNTL0, 0);
1550 
1551 	/* Disable HDMI */
1552 	writel_bits_relaxed(0x3, 0,
1553 			    priv->io_base + _REG(VPU_HDMI_SETTING));
1554 
1555 	/* Disable all encoders */
1556 	writel_relaxed(0, priv->io_base + _REG(ENCI_VIDEO_EN));
1557 	writel_relaxed(0, priv->io_base + _REG(ENCP_VIDEO_EN));
1558 	writel_relaxed(0, priv->io_base + _REG(ENCL_VIDEO_EN));
1559 
1560 	/* Disable VSync IRQ */
1561 	meson_venc_disable_vsync(priv);
1562 
1563 	priv->venc.current_mode = MESON_VENC_MODE_NONE;
1564 }
1565