1 /****************************************************************************** 2 * Filename: hw_lrfdmdm32_h 3 ****************************************************************************** 4 * Copyright (c) 2021 Texas Instruments Incorporated. All rights reserved. 5 * 6 * Redistribution and use in source and binary forms, with or without 7 * modification, are permitted provided that the following conditions are met: 8 * 9 * 1) Redistributions of source code must retain the above copyright notice, 10 * this list of conditions and the following disclaimer. 11 * 12 * 2) Redistributions in binary form must reproduce the above copyright notice, 13 * this list of conditions and the following disclaimer in the documentation 14 * and/or other materials provided with the distribution. 15 * 16 * 3) Neither the name of the copyright holder nor the names of its contributors 17 * may be used to endorse or promote products derived from this software 18 * without specific prior written permission. 19 * 20 * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" 21 * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE 22 * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE 23 * ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE 24 * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR 25 * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF 26 * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS 27 * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN 28 * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) 29 * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE 30 * POSSIBILITY OF SUCH DAMAGE. 31 ******************************************************************************/ 32 33 #ifndef __HW_LRFDMDM32_H__ 34 #define __HW_LRFDMDM32_H__ 35 36 //***************************************************************************** 37 // 38 // This section defines the register offsets of 39 // LRFDMDM32 component 40 // 41 //***************************************************************************** 42 // Modem Enable Register 43 #define LRFDMDM32_O_FWSRC_ENABLE 0x00000000U 44 45 // Modem Initialize Register 46 #define LRFDMDM32_O_INIT 0x00000004U 47 48 // Demodulator Enable Register 0 49 #define LRFDMDM32_O_DEMENABLE1_DEMENABLE0 0x00000008U 50 51 // Demodulator Initialize Register 0 52 #define LRFDMDM32_O_DEMINIT1_DEMINIT0 0x0000000CU 53 54 // Modem Command Engine (MCE) Strobe Register 0 55 #define LRFDMDM32_O_STRB1_STRB0 0x00000010U 56 57 // MCE Event Flag Register 0 58 #define LRFDMDM32_O_EVT1_EVT0 0x00000014U 59 60 // MCE Event Flag Register 2 61 #define LRFDMDM32_O_EVT2 0x00000018U 62 63 // MCE Event Mask Register 0 64 #define LRFDMDM32_O_EVTMSK1_EVTMSK0 0x0000001CU 65 66 // MCE Event Mask Register 2 67 #define LRFDMDM32_O_EVTMSK2 0x00000020U 68 69 // MCE Event Clear Register 0 70 #define LRFDMDM32_O_EVTCLR1_EVTCLR0 0x00000024U 71 72 // MCE Event Clear Register 2 73 #define LRFDMDM32_O_EVTCLR2 0x00000028U 74 75 // Modem Power Down Request Register 76 #define LRFDMDM32_O_API_PDREQ 0x0000002CU 77 78 // Modem API Command Parameter 0 79 #define LRFDMDM32_O_CMDPAR1_CMDPAR0 0x00000030U 80 81 // Modem API Command Parameter 2 82 #define LRFDMDM32_O_MSGBOX_CMDPAR2 0x00000034U 83 84 // Frequency Offset 85 #define LRFDMDM32_O_FIFOWR_FREQ 0x00000038U 86 87 // Modem FIFO Read Register 88 #define LRFDMDM32_O_FIFORD 0x0000003CU 89 90 // Modem FIFO Write Configuration 91 #define LRFDMDM32_O_FIFORDCTRL_FIFOWRCTRL 0x00000040U 92 93 // Modem FIFO Status Flags 94 #define LRFDMDM32_O_FIFOSTA 0x00000044U 95 96 // MCE-to-RFE Send Data Register 97 #define LRFDMDM32_O_RFEDATIN0_RFEDATOUT0 0x00000048U 98 99 // MCE-to-RFE Send Command Register 100 #define LRFDMDM32_O_RFECMDIN_RFECMDOUT 0x0000004CU 101 102 // MCE-to-PBE Send Data Register 103 #define LRFDMDM32_O_PBEDATIN0_PBEDATOUT0 0x00000050U 104 105 // MCE-to-PBE Send Command Register 106 #define LRFDMDM32_O_PBECMDIN_PBECMDOUT 0x00000054U 107 108 // Link quality indicator 109 #define LRFDMDM32_O_PBEEVTMUX_LQIEST 0x00000058U 110 111 // SYSTIME event mux 0 112 #define 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Reserved 3277 // IEEE15_4 IEEE 802.15.4 3278 // NOSEL No FEC encoding selected 3279 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_W 2U 3280 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_M 0x000C0000U 3281 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_S 18U 3282 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_BLR 0x000C0000U 3283 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_RESERVED 0x00080000U 3284 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_IEEE15_4 0x00040000U 3285 #define LRFDMDM32_MODMAIN_BAUDPRE_FECSELECT_NOSEL 0x00000000U 3286 3287 // Field: [17:16] MODLEVELS 3288 // 3289 // ENUMs: 3290 // LVL8 8 levels 3291 // LVL4 4 levels 3292 // LVL2 2 levels 3293 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_W 2U 3294 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_M 0x00030000U 3295 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_S 16U 3296 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_LVL8 0x00020000U 3297 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_LVL4 0x00010000U 3298 #define LRFDMDM32_MODMAIN_BAUDPRE_MODLEVELS_LVL2 0x00000000U 3299 3300 // Field: [15:13] ALIGNVALUE 3301 // 3302 // ENUMs: 3303 // ALLONES All the bits are 1 3304 // ALLZEROS All the bits are 0 3305 #define LRFDMDM32_MODMAIN_BAUDPRE_ALIGNVALUE_W 3U 3306 #define LRFDMDM32_MODMAIN_BAUDPRE_ALIGNVALUE_M 0x0000E000U 3307 #define LRFDMDM32_MODMAIN_BAUDPRE_ALIGNVALUE_S 13U 3308 #define LRFDMDM32_MODMAIN_BAUDPRE_ALIGNVALUE_ALLONES 0x0000E000U 3309 #define LRFDMDM32_MODMAIN_BAUDPRE_ALIGNVALUE_ALLZEROS 0x00000000U 3310 3311 // Field: [12:8] EXTRATEWORD 3312 // 3313 // ENUMs: 3314 // ALLONES All the bits are 1 3315 // ALLZEROS All the bits are 0 3316 #define LRFDMDM32_MODMAIN_BAUDPRE_EXTRATEWORD_W 5U 3317 #define LRFDMDM32_MODMAIN_BAUDPRE_EXTRATEWORD_M 0x00001F00U 3318 #define LRFDMDM32_MODMAIN_BAUDPRE_EXTRATEWORD_S 8U 3319 #define LRFDMDM32_MODMAIN_BAUDPRE_EXTRATEWORD_ALLONES 0x00001F00U 3320 #define LRFDMDM32_MODMAIN_BAUDPRE_EXTRATEWORD_ALLZEROS 0x00000000U 3321 3322 // Field: [7:0] PRESCALER 3323 // 3324 // ENUMs: 3325 // ALLONES All the bits are 1 3326 // ALLZEROS All the bits are 0 3327 #define LRFDMDM32_MODMAIN_BAUDPRE_PRESCALER_W 8U 3328 #define LRFDMDM32_MODMAIN_BAUDPRE_PRESCALER_M 0x000000FFU 3329 #define LRFDMDM32_MODMAIN_BAUDPRE_PRESCALER_S 0U 3330 #define LRFDMDM32_MODMAIN_BAUDPRE_PRESCALER_ALLONES 0x000000FFU 3331 #define LRFDMDM32_MODMAIN_BAUDPRE_PRESCALER_ALLZEROS 0x00000000U 3332 3333 //***************************************************************************** 3334 // 3335 // Register: LRFDMDM32_O_DEMMISC1_DEMMISC0 3336 // 3337 //***************************************************************************** 3338 // Field: [28:24] CDCTGAINMA 3339 // 3340 // ENUMs: 3341 // ALLONES Maximum gain mantissa. 3342 // ALLZEROS When CDCTGAINMA is set to zero, the tracker loop 3343 // is disabled. 3344 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCTGAINMA_W 5U 3345 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCTGAINMA_M 0x1F000000U 3346 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCTGAINMA_S 24U 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LRFDMDM32_DEMMISC1_DEMMISC0_CDCCOLRST_M 0x00100000U 3370 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCCOLRST_S 20U 3371 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCCOLRST_EN 0x00100000U 3372 #define LRFDMDM32_DEMMISC1_DEMMISC0_CDCCOLRST_DIS 0x00000000U 3373 3374 // Field: [19:18] MGE1SRCSEL 3375 // 3376 // ENUMs: 3377 // CHFI Output of CHFI 3378 // FEXB1 Output of the FEXB, as selected by 3379 // DEMFEXB0.OUT2SRCSEL register 3380 // FIDC Output of the FIDC (x4 samples) 3381 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_W 2U 3382 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_M 0x000C0000U 3383 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_S 18U 3384 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_CHFI 0x00080000U 3385 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_FEXB1 0x00040000U 3386 #define LRFDMDM32_DEMMISC1_DEMMISC0_MGE1SRCSEL_FIDC 0x00000000U 3387 3388 // Field: [17:16] CHFIBW 3389 // 3390 // ENUMs: 3391 // BW0_29 0.29 * Fs. Using FIR filter with taps [2 3 1 -8 3392 // -18 -14 17 72 126 149 126 72 17 -14 -18 -8 1 3 3393 // 2]. 3394 // BW0_41667 0.41667 * Fs. Using FIR filter with taps [-1 -4 2 3395 // 12 4 -25 -31 38 154 213 154 38 -31 -25 4 12 2 3396 // -4 -1]. 3397 // BW0_3333 0.33333 * Fs. Using FIR filter with taps [0 4 6 0 3398 // -16 -25 0 65 138 170 138 65 0 -25 -16 0 6 4 0]. 3399 // BW0_5 0.5 * Fs. Using FIR filter with taps [3 0 -9 0 20 3400 // 0 -46 0 160 256 160 0 -46 0 20 0 -9 0 3]. 3401 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_W 2U 3402 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_M 0x00030000U 3403 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_S 16U 3404 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_BW0_29 0x00030000U 3405 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_BW0_41667 0x00020000U 3406 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_BW0_3333 0x00010000U 3407 #define LRFDMDM32_DEMMISC1_DEMMISC0_CHFIBW_BW0_5 0x00000000U 3408 3409 // Field: [9:0] CMIXN 3410 // 3411 // ENUMs: 3412 // ALLONES All the bits are 1 3413 // ALLZEROS All the bits are 0 3414 #define LRFDMDM32_DEMMISC1_DEMMISC0_CMIXN_W 10U 3415 #define LRFDMDM32_DEMMISC1_DEMMISC0_CMIXN_M 0x000003FFU 3416 #define LRFDMDM32_DEMMISC1_DEMMISC0_CMIXN_S 0U 3417 #define LRFDMDM32_DEMMISC1_DEMMISC0_CMIXN_ALLONES 0x000003FFU 3418 #define LRFDMDM32_DEMMISC1_DEMMISC0_CMIXN_ALLZEROS 0x00000000U 3419 3420 //***************************************************************************** 3421 // 3422 // Register: LRFDMDM32_O_DEMMISC3_DEMMISC2 3423 // 3424 //***************************************************************************** 3425 // Field: [30:29] BDE2DVGA 3426 // 3427 // ENUMs: 3428 // GAIN8 Gain 8 3429 // GAIN4 Gain 4 3430 // GAIN2 Gain 2 3431 // GAIN1 Gain 1 3432 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_W 2U 3433 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_M 0x60000000U 3434 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_S 29U 3435 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_GAIN8 0x60000000U 3436 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_GAIN4 0x40000000U 3437 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_GAIN2 0x20000000U 3438 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DVGA_GAIN1 0x00000000U 3439 3440 // Field: [28] BDE1FILTMODE 3441 // 3442 // ENUMs: 3443 // DIV2 Decimate by 2 3444 // DIV1 Decimate by 1 (no decimation) 3445 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE1FILTMODE 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PDIFDECIM 3493 // 3494 // ENUMs: 3495 // DIV4 Decimate by 4 3496 // DIV2 Decimate by 2 3497 // DIV1 No decimation 3498 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_W 2U 3499 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_M 0x00600000U 3500 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_S 21U 3501 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_DIV4 0x00400000U 3502 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_DIV2 0x00200000U 3503 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDECIM_DIV1 0x00000000U 3504 3505 // Field: [20:16] BDE2DECRATIO 3506 // 3507 // ENUMs: 3508 // DIV8 Decimate by 8 3509 // DIV4 Decimate by 4 3510 // DIV2 Decimate by 2 3511 // DIV1 Decimate by 1 (no decimation) 3512 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DECRATIO_W 5U 3513 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DECRATIO_M 0x001F0000U 3514 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DECRATIO_S 16U 3515 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DECRATIO_DIV8 0x00030000U 3516 #define LRFDMDM32_DEMMISC3_DEMMISC2_BDE2DECRATIO_DIV4 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1/8 3588 // DIV16 Gain is 1/16 3589 // DIV32 Gain is 1/32 3590 // DIV64 Gain is 1/64 3591 // DIV128 Gain is 1/128 3592 // DIV256 Gain is 1/256 3593 // DIV512 Gain is 1/512 3594 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_W 3U 3595 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_M 0x00000070U 3596 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_S 4U 3597 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV4 0x00000070U 3598 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV8 0x00000060U 3599 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV16 0x00000050U 3600 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV32 0x00000040U 3601 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV64 0x00000030U 3602 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV128 0x00000020U 3603 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV256 0x00000010U 3604 #define LRFDMDM32_DEMMISC3_DEMMISC2_STIMTEAGAIN_DIV512 0x00000000U 3605 3606 // Field: [3] PDIFLINPREDEN 3607 // 3608 // ENUMs: 3609 // ON The bit is 1 3610 // OFF The bit is 0 3611 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFLINPREDEN 0x00000008U 3612 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFLINPREDEN_M 0x00000008U 3613 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFLINPREDEN_S 3U 3614 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFLINPREDEN_ON 0x00000008U 3615 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFLINPREDEN_OFF 0x00000000U 3616 3617 // Field: [2] PDIFDESPECK 3618 // 3619 // ENUMs: 3620 // EN The bit is 1 3621 // DIS The bit is 0 3622 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDESPECK 0x00000004U 3623 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDESPECK_M 0x00000004U 3624 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDESPECK_S 2U 3625 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDESPECK_EN 0x00000004U 3626 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFDESPECK_DIS 0x00000000U 3627 3628 // Field: [1] PDIFIQCONJEN 3629 // 3630 // ENUMs: 3631 // ON The bit is 1 3632 // OFF The bit is 0 3633 #define LRFDMDM32_DEMMISC3_DEMMISC2_PDIFIQCONJEN 0x00000002U 3634 #define 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Field: [31:24] DSBUAVGLENGTH 3656 // 3657 // ENUMs: 3658 // ALLONES All the bits are 1 3659 // ALLZEROS All the bits are 0 3660 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUAVGLENGTH_W 8U 3661 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUAVGLENGTH_M 0xFF000000U 3662 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUAVGLENGTH_S 24U 3663 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUAVGLENGTH_ALLONES 0xFF000000U 3664 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUAVGLENGTH_ALLZEROS 0x00000000U 3665 3666 // Field: [23:16] DSBUDELAY 3667 // 3668 // ENUMs: 3669 // ALLONES All the bits are 1 3670 // ALLZEROS All the bits are 0 3671 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUDELAY_W 8U 3672 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUDELAY_M 0x00FF0000U 3673 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUDELAY_S 16U 3674 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUDELAY_ALLONES 0x00FF0000U 3675 #define LRFDMDM32_DEMDSBU_DEMIQMC0_DSBUDELAY_ALLZEROS 0x00000000U 3676 3677 // Field: [15:8] GAINFACTOR 3678 // 3679 // ENUMs: 3680 // ALLONES All the bits are 1 3681 // ALLZEROS All the bits are 0 3682 #define LRFDMDM32_DEMDSBU_DEMIQMC0_GAINFACTOR_W 8U 3683 #define LRFDMDM32_DEMDSBU_DEMIQMC0_GAINFACTOR_M 0x0000FF00U 3684 #define LRFDMDM32_DEMDSBU_DEMIQMC0_GAINFACTOR_S 8U 3685 #define LRFDMDM32_DEMDSBU_DEMIQMC0_GAINFACTOR_ALLONES 0x0000FF00U 3686 #define LRFDMDM32_DEMDSBU_DEMIQMC0_GAINFACTOR_ALLZEROS 0x00000000U 3687 3688 // Field: [7:0] PHASEFACTOR 3689 // 3690 // ENUMs: 3691 // ALLONES All the bits are 1 3692 // ALLZEROS All the bits are 0 3693 #define LRFDMDM32_DEMDSBU_DEMIQMC0_PHASEFACTOR_W 8U 3694 #define LRFDMDM32_DEMDSBU_DEMIQMC0_PHASEFACTOR_M 0x000000FFU 3695 #define LRFDMDM32_DEMDSBU_DEMIQMC0_PHASEFACTOR_S 0U 3696 #define LRFDMDM32_DEMDSBU_DEMIQMC0_PHASEFACTOR_ALLONES 0x000000FFU 3697 #define LRFDMDM32_DEMDSBU_DEMIQMC0_PHASEFACTOR_ALLZEROS 0x00000000U 3698 3699 //***************************************************************************** 3700 // 3701 // Register: LRFDMDM32_O_DEMFIDC0_DEMCODC0 3702 // 3703 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estimator 3746 // OFF Disable accumulator estimator 3747 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMFIDC0_ACCEN 0x00010000U 3748 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMFIDC0_ACCEN_M 0x00010000U 3749 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMFIDC0_ACCEN_S 16U 3750 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMFIDC0_ACCEN_ON 0x00010000U 3751 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMFIDC0_ACCEN_OFF 0x00000000U 3752 3753 // Field: [11] DEMCODC0_ESTSEL 3754 // 3755 // ENUMs: 3756 // IIR Read back latest IIR estimate 3757 // ACC Read back latest accumulator estimate 3758 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ESTSEL 0x00000800U 3759 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ESTSEL_M 0x00000800U 3760 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ESTSEL_S 11U 3761 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ESTSEL_IIR 0x00000800U 3762 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ESTSEL_ACC 0x00000000U 3763 3764 // Field: [10:9] DEMCODC0_COMPSEL 3765 // 3766 // ENUMs: 3767 // IIR Compensate with latest IIR estimate 3768 // ACC Compensate with latest accumulator estimate 3769 // MANUAL Use manually programmable values from DEMCODC1 3770 // registers 3771 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_W 2U 3772 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_M 0x00000600U 3773 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_S 9U 3774 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_IIR 0x00000600U 3775 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_ACC 0x00000400U 3776 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_COMPSEL_MANUAL 0x00000000U 3777 3778 // Field: [8] DEMCODC0_IIRUSEINITIAL 3779 // 3780 // ENUMs: 3781 // EN Use the manual compensation values in DEMCODC1 for 3782 // initialization 3783 // DIS Initialize IIR filter with value zero 3784 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_IIRUSEINITIAL 0x00000100U 3785 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_IIRUSEINITIAL_M 0x00000100U 3786 #define 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new DC estimates continuously 3828 // SINGLE Generate a single DC estimate only, then stop 3829 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCMODE 0x00000008U 3830 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCMODE_M 0x00000008U 3831 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCMODE_S 3U 3832 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCMODE_CONT 0x00000008U 3833 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCMODE_SINGLE 0x00000000U 3834 3835 // Field: [2:1] DEMCODC0_ACCPERIOD 3836 // 3837 // ENUMs: 3838 // SMPL512 512 samples 3839 // SMPL128 128 samples 3840 // SMPL32 32 samples 3841 // SMPL8 8 samples 3842 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCPERIOD_W 2U 3843 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCPERIOD_M 0x00000006U 3844 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCPERIOD_S 1U 3845 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCPERIOD_SMPL512 0x00000006U 3846 #define LRFDMDM32_DEMFIDC0_DEMCODC0_DEMCODC0_ACCPERIOD_SMPL128 0x00000004U 3847 #define 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LRFDMDM32_DEMMAFI0_DEMFIFE0_C0C8_S 16U 4062 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_C0C8_ALLONES 0x00FF0000U 4063 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_C0C8_ALLZEROS 0x00000000U 4064 4065 // Field: [11] FINEFOESEL 4066 // 4067 // ENUMs: 4068 // ACC Latest accumulator estimate 4069 // IIR Latest IIR estimate 4070 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FINEFOESEL 0x00000800U 4071 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FINEFOESEL_M 0x00000800U 4072 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FINEFOESEL_S 11U 4073 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FINEFOESEL_ACC 0x00000800U 4074 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FINEFOESEL_IIR 0x00000000U 4075 4076 // Field: [10:9] FOCFFSEL 4077 // 4078 // ENUMs: 4079 // MANUAL Use programmable manual value from register bank. 4080 // (Note: an input register is not implemented, so 4081 // the manual compensation value is tied to '0') 4082 // ACC Compensate with latest accumulator estimate 4083 // IIR Compensate with latest IIR estimate 4084 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_W 2U 4085 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_M 0x00000600U 4086 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_S 9U 4087 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_MANUAL 0x00000400U 4088 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_ACC 0x00000200U 4089 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_FOCFFSEL_IIR 0x00000000U 4090 4091 // Field: [8] ACCCNTMODE 4092 // 4093 // ENUMs: 4094 // CONT Generate new frequency offset estimates 4095 // continuously 4096 // SINGLE Generate a single frequency offset estimate only, 4097 // then stop 4098 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCCNTMODE 0x00000100U 4099 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCCNTMODE_M 0x00000100U 4100 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCCNTMODE_S 8U 4101 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCCNTMODE_CONT 0x00000100U 4102 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCCNTMODE_SINGLE 0x00000000U 4103 4104 // Field: [7:6] ACCPERIOD 4105 // 4106 // ENUMs: 4107 // PER512 512 samples 4108 // PER256 256 samples 4109 // PER128 128 samples 4110 // PER64 64 samples 4111 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_W 2U 4112 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_M 0x000000C0U 4113 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_S 6U 4114 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_PER512 0x000000C0U 4115 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_PER256 0x00000080U 4116 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_PER128 0x00000040U 4117 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCPERIOD_PER64 0x00000000U 4118 4119 // Field: [5] ACCEN 4120 // 4121 // ENUMs: 4122 // ON Enable accumulator estimator 4123 // OFF Disable accumulator estimator 4124 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCEN 0x00000020U 4125 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCEN_M 0x00000020U 4126 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCEN_S 5U 4127 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCEN_ON 0x00000020U 4128 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_ACCEN_OFF 0x00000000U 4129 4130 // Field: [4] IIRUSEINITIAL 4131 // 4132 // ENUMs: 4133 // EN Use the manual compensation value in DEMFIFE1 for 4134 // initialization 4135 // DIS Initialize IIR filter with value zero 4136 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRUSEINITIAL 0x00000010U 4137 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRUSEINITIAL_M 0x00000010U 4138 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRUSEINITIAL_S 4U 4139 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRUSEINITIAL_EN 0x00000010U 4140 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRUSEINITIAL_DIS 0x00000000U 4141 4142 // Field: [3:1] IIRGAIN 4143 // 4144 // ENUMs: 4145 // DIV1024 Use 1/1024 IIR adaptation 4146 // DIV512 Use 1/512 IIR adaptation 4147 // DIV256 Use 1/256 IIR adaptation 4148 // DIV128 Use 1/128 IIR adaptation 4149 // DIV64 Use 1/64 IIR adaptation 4150 // DIV32 Use 1/32 IIR adaptation 4151 // DIV16 Use 1/16 IIR adaptation 4152 // OFF Filter disabled 4153 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_W 3U 4154 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_M 0x0000000EU 4155 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_S 1U 4156 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV1024 0x0000000EU 4157 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV512 0x0000000CU 4158 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV256 0x0000000AU 4159 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV128 0x00000008U 4160 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV64 0x00000006U 4161 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV32 0x00000004U 4162 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_DIV16 0x00000002U 4163 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIRGAIN_OFF 0x00000000U 4164 4165 // Field: [0] IIREN 4166 // 4167 // ENUMs: 4168 // ON Enable IIR estimator 4169 // OFF Disable IIR estimator 4170 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIREN 0x00000001U 4171 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIREN_M 0x00000001U 4172 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIREN_S 0U 4173 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIREN_ON 0x00000001U 4174 #define LRFDMDM32_DEMMAFI0_DEMFIFE0_IIREN_OFF 0x00000000U 4175 4176 //***************************************************************************** 4177 // 4178 // Register: LRFDMDM32_O_DEMMAFI2_DEMMAFI1 4179 // 4180 //***************************************************************************** 4181 // Field: [24:16] C4 4182 // 4183 // ENUMs: 4184 // ALLONES All the bits are 1 4185 // ALLZEROS All the bits are 0 4186 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C4_W 9U 4187 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C4_M 0x01FF0000U 4188 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C4_S 16U 4189 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C4_ALLONES 0x01FF0000U 4190 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C4_ALLZEROS 0x00000000U 4191 4192 // Field: [15:8] C3C5 4193 // 4194 // ENUMs: 4195 // ALLONES All the bits are 1 4196 // ALLZEROS All the bits are 0 4197 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C3C5_W 8U 4198 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C3C5_M 0x0000FF00U 4199 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C3C5_S 8U 4200 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C3C5_ALLONES 0x0000FF00U 4201 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C3C5_ALLZEROS 0x00000000U 4202 4203 // Field: [7:0] C2C6 4204 // 4205 // ENUMs: 4206 // ALLONES All the bits are 1 4207 // ALLZEROS All the bits are 0 4208 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C2C6_W 8U 4209 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C2C6_M 0x000000FFU 4210 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C2C6_S 0U 4211 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C2C6_ALLONES 0x000000FFU 4212 #define LRFDMDM32_DEMMAFI2_DEMMAFI1_C2C6_ALLZEROS 0x00000000U 4213 4214 //***************************************************************************** 4215 // 4216 // Register: LRFDMDM32_O_DEMC1BE1_DEMC1BE0 4217 // 4218 //***************************************************************************** 4219 // Field: [31:24] THRESHOLDB 4220 // 4221 // ENUMs: 4222 // ALLONES All the bits are 1 4223 // ALLZEROS All the bits are 0 4224 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDB_W 8U 4225 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDB_M 0xFF000000U 4226 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDB_S 24U 4227 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDB_ALLONES 0xFF000000U 4228 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDB_ALLZEROS 0x00000000U 4229 4230 // Field: [23:16] THRESHOLDA 4231 // 4232 // ENUMs: 4233 // ALLONES All the bits are 1 4234 // ALLZEROS All the bits are 0 4235 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDA_W 8U 4236 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDA_M 0x00FF0000U 4237 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDA_S 16U 4238 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDA_ALLONES 0x00FF0000U 4239 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_THRESHOLDA_ALLZEROS 0x00000000U 4240 4241 // Field: [15:11] MASKB 4242 // 4243 // ENUMs: 4244 // ALLONES All the bits are 1 4245 // ALLZEROS All the bits are 0 4246 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKB_W 5U 4247 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKB_M 0x0000F800U 4248 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKB_S 11U 4249 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKB_ALLONES 0x0000F800U 4250 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKB_ALLZEROS 0x00000000U 4251 4252 // Field: [10:6] MASKA 4253 // 4254 // ENUMs: 4255 // ALLONES All the bits are 1 4256 // ALLZEROS All the bits are 0 4257 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKA_W 5U 4258 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKA_M 0x000007C0U 4259 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKA_S 6U 4260 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKA_ALLONES 0x000007C0U 4261 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_MASKA_ALLZEROS 0x00000000U 4262 4263 // Field: [5:4] CASCCONF 4264 // 4265 // ENUMs: 4266 // PARALLEL Connect correlators in parallel 4267 // SERIAL Connect correlators in series (A -> B) 4268 // SINGLE Correlator B not used 4269 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_W 2U 4270 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_M 0x00000030U 4271 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_S 4U 4272 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_PARALLEL 0x00000020U 4273 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_SERIAL 0x00000010U 4274 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_CASCCONF_SINGLE 0x00000000U 4275 4276 // Field: [3:0] COPYCONF 4277 // 4278 // ENUMs: 4279 // ALLONES All the bits are 1 4280 // ALLZEROS All the bits are 0 4281 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_COPYCONF_W 4U 4282 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_COPYCONF_M 0x0000000FU 4283 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_COPYCONF_S 0U 4284 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_COPYCONF_ALLONES 0x0000000FU 4285 #define LRFDMDM32_DEMC1BE1_DEMC1BE0_COPYCONF_ALLZEROS 0x00000000U 4286 4287 //***************************************************************************** 4288 // 4289 // Register: LRFDMDM32_O_SPARE0_DEMC1BE2 4290 // 4291 //***************************************************************************** 4292 // Field: [31:16] VAL 4293 // 4294 // ENUMs: 4295 // ALLONES All the bits are 1 4296 // ALLZEROS All the bits are 0 4297 #define LRFDMDM32_SPARE0_DEMC1BE2_VAL_W 16U 4298 #define LRFDMDM32_SPARE0_DEMC1BE2_VAL_M 0xFFFF0000U 4299 #define LRFDMDM32_SPARE0_DEMC1BE2_VAL_S 16U 4300 #define LRFDMDM32_SPARE0_DEMC1BE2_VAL_ALLONES 0xFFFF0000U 4301 #define LRFDMDM32_SPARE0_DEMC1BE2_VAL_ALLZEROS 0x00000000U 4302 4303 // Field: [10] PARLOADCONF 4304 // 4305 // ENUMs: 4306 // ATOD Trigger peak event only if peak is highest in 4307 // correlator since search start 4308 // ATOB Trigger peak event on all peaks above threshold 4309 #define LRFDMDM32_SPARE0_DEMC1BE2_PARLOADCONF 0x00000400U 4310 #define LRFDMDM32_SPARE0_DEMC1BE2_PARLOADCONF_M 0x00000400U 4311 #define LRFDMDM32_SPARE0_DEMC1BE2_PARLOADCONF_S 10U 4312 #define LRFDMDM32_SPARE0_DEMC1BE2_PARLOADCONF_ATOD 0x00000400U 4313 #define LRFDMDM32_SPARE0_DEMC1BE2_PARLOADCONF_ATOB 0x00000000U 4314 4315 // Field: [9:8] PEAKCONF 4316 // 4317 // ENUMs: 4318 // BESTAB Trigger peak event for combined highest peak 4319 // search for corr "A and B" and "D and E" in 4320 // pairs 4321 // BEST Trigger peak event only if peak is highest in 4322 // correlator since search start 4323 // THRESH Trigger peak event on all peaks above threshold 4324 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_W 2U 4325 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_M 0x00000300U 4326 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_S 8U 4327 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_BESTAB 0x00000200U 4328 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_BEST 0x00000100U 4329 #define LRFDMDM32_SPARE0_DEMC1BE2_PEAKCONF_THRESH 0x00000000U 4330 4331 // Field: [7:0] THRESHOLDC 4332 // 4333 // ENUMs: 4334 // ALLONES All the bits are 1 4335 // ALLZEROS All the bits are 0 4336 #define LRFDMDM32_SPARE0_DEMC1BE2_THRESHOLDC_W 8U 4337 #define LRFDMDM32_SPARE0_DEMC1BE2_THRESHOLDC_M 0x000000FFU 4338 #define LRFDMDM32_SPARE0_DEMC1BE2_THRESHOLDC_S 0U 4339 #define LRFDMDM32_SPARE0_DEMC1BE2_THRESHOLDC_ALLONES 0x000000FFU 4340 #define LRFDMDM32_SPARE0_DEMC1BE2_THRESHOLDC_ALLZEROS 0x00000000U 4341 4342 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to 8 LSBs 4841 // only, may overflow if correlator value is 4842 // +128). 4843 // MAFI Dump MAFI output samples 4844 // FIFE Dump PDIF output samples 4845 // PDIF Dump PDIF output samples 4846 // NOSEL No source selected 4847 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_W 3U 4848 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_M 0x00E00000U 4849 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_S 21U 4850 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_SOFD 0x00E00000U 4851 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_STIM 0x00C00000U 4852 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_MAFC 0x00A00000U 4853 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_C1BE 0x00800000U 4854 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_MAFI 0x00600000U 4855 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_FIFE 0x00400000U 4856 #define LRFDMDM32_DEMDEBUG_DEMSOFTPDIFF_DECSTAGEDEBUG_PDIF 0x00200000U 4857 #define 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