RCC_PLL4CFGR2_DIVP_Pos (reference) in projects: hal_stm32-latest

Project(s)

Full Search
Definition
Symbol
File Path
History
Type

Searched refs:RCC_PLL4CFGR2_DIVP_Pos (Results 1 – 25 of 26) sorted by relevance

/hal_stm32-latest/stm32cube/stm32mp1xx/drivers/src/
D	stm32mp1xx_hal_rcc.c	`1908 …truct->PLL4.PLLP = (uint32_t)((RCC->PLL4CFGR2 & RCC_PLL4CFGR2_DIVP) >> RCC_PLL4CFGR2_DIVP_Pos) + 1; in HAL_RCC_GetOscConfig() 2197 …32_t)(pll4vco / ((float)(((RCC->PLL4CFGR2 & RCC_PLL4CFGR2_DIVP) >> RCC_PLL4CFGR2_DIVP_Pos) + 1U))); in HAL_RCC_GetPLL4ClockFreq()`
/hal_stm32-latest/stm32cube/stm32mp1xx/drivers/include/
D	stm32mp1xx_ll_rcc.h	`5116 return (uint32_t)((READ_BIT(RCC->PLL4CFGR2, RCC_PLL4CFGR2_DIVP) >> RCC_PLL4CFGR2_DIVP_Pos) + 1U); in LL_RCC_PLL4_GetP() 5192 MODIFY_REG(RCC->PLL4CFGR2, RCC_PLL4CFGR2_DIVP, (DIVP - 1U) << RCC_PLL4CFGR2_DIVP_Pos); in LL_RCC_PLL4_SetP()`
/hal_stm32-latest/stm32cube/stm32mp1xx/soc/
D	stm32mp151dxx_ca7.h	25408 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25409 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25411 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25412 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25413 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25414 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25415 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25416 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25417 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151fxx_cm4.h	25571 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25572 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25574 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25575 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25576 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25577 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25578 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25579 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25580 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151axx_ca7.h	25408 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25409 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25411 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25412 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25413 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25414 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25415 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25416 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25417 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151axx_cm4.h	25374 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25375 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25377 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25378 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25379 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25380 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25381 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25382 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25383 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151dxx_cm4.h	25374 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25375 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25377 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25378 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25379 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25380 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25381 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25382 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25383 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151cxx_ca7.h	25605 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25606 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25608 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25609 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25610 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25611 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25612 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25613 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25614 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151cxx_cm4.h	25571 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25572 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25574 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25575 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25576 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25577 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25578 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25579 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25580 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp151fxx_ca7.h	25605 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 25606 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 25608 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 25609 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 25610 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 25611 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 25612 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 25613 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 25614 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153axx_ca7.h	26959 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 26960 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 26962 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 26963 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 26964 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 26965 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 26966 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 26967 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 26968 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153axx_cm4.h	26925 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 26926 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 26928 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 26929 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 26930 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 26931 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 26932 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 26933 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 26934 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153cxx_ca7.h	27156 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 27157 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 27159 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 27160 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 27161 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 27162 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 27163 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 27164 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 27165 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153cxx_cm4.h	27122 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 27123 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 27125 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 27126 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 27127 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 27128 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 27129 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 27130 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 27131 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153dxx_ca7.h	26959 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 26960 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 26962 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 26963 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 26964 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 26965 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 26966 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 26967 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 26968 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153dxx_cm4.h	26925 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 26926 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 26928 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 26929 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 26930 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 26931 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 26932 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 26933 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 26934 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153fxx_ca7.h	27156 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 27157 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 27159 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 27160 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 27161 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 27162 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 27163 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 27164 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 27165 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp153fxx_cm4.h	27122 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 27123 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 27125 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 27126 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 27127 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 27128 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 27129 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 27130 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 27131 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157axx_ca7.h	28182 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28183 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28185 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28186 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28187 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28188 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28189 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28190 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28191 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157axx_cm4.h	28148 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28149 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28151 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28152 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28153 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28154 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28155 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28156 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28157 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157cxx_ca7.h	28379 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28380 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28382 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28383 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28384 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28385 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28386 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28387 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28388 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157cxx_cm4.h	28345 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28346 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28348 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28349 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28350 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28351 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28352 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28353 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28354 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157dxx_ca7.h	28182 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28183 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28185 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28186 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28187 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28188 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28189 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28190 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28191 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157dxx_cm4.h	28148 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28149 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28151 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28152 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28153 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28154 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28155 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28156 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28157 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …
D	stm32mp157fxx_ca7.h	28379 #define RCC_PLL4CFGR2_DIVP_Pos (0U) macro 28380 #define RCC_PLL4CFGR2_DIVP_Msk (0x7FUL << RCC_PLL4CFGR2_DIVP_Pos) … 28382 #define RCC_PLL4CFGR2_DIVP_0 (0x1UL << RCC_PLL4CFGR2_DIVP_Pos) … 28383 #define RCC_PLL4CFGR2_DIVP_1 (0x2UL << RCC_PLL4CFGR2_DIVP_Pos) … 28384 #define RCC_PLL4CFGR2_DIVP_2 (0x4UL << RCC_PLL4CFGR2_DIVP_Pos) … 28385 #define RCC_PLL4CFGR2_DIVP_3 (0x8UL << RCC_PLL4CFGR2_DIVP_Pos) … 28386 #define RCC_PLL4CFGR2_DIVP_4 (0x10UL << RCC_PLL4CFGR2_DIVP_Pos) … 28387 #define RCC_PLL4CFGR2_DIVP_5 (0x20UL << RCC_PLL4CFGR2_DIVP_Pos) … 28388 #define RCC_PLL4CFGR2_DIVP_6 (0x40UL << RCC_PLL4CFGR2_DIVP_Pos) …

Zephyr-2.7.6
Zephyr-3.6.0
Zephyr-3.7.1
Zephyr-4.0.0
Zephyr-4.1.0
Zephyr-latest
acpica-latest
babblesim_base-latest
babblesim_ext_2G4_channel_NtNcable-latest
babblesim_ext_2G4_channel_multiatt-latest
babblesim_ext_2G4_device_WLAN_actmod-latest
babblesim_ext_2G4_device_burst_interferer-latest
babblesim_ext_2G4_device_playback-latest
babblesim_ext_2G4_libPhyComv1-latest
babblesim_ext_2G4_modem_BLE_simple-latest
babblesim_ext_2G4_modem_magic-latest
babblesim_ext_2G4_phy_v1-latest
babblesim_ext_libCryptov1-latest
bsim-latest
cmsis-latest
cmsis-dsp-latest
cmsis-nn-latest
cmsis_6-latest
edtt-latest
fatfs-latest
hal_adi-latest
hal_altera-latest
hal_ambiq-latest
hal_atmel-latest
hal_espressif-latest
hal_ethos_u-latest
hal_gigadevice-latest
hal_infineon-latest
hal_intel-latest
hal_microchip-latest
hal_nordic-latest
hal_nuvoton-latest
hal_nxp-latest
hal_openisa-latest
hal_quicklogic-latest
hal_renesas-latest
hal_rpi_pico-latest
hal_silabs-latest
hal_st-latest
hal_stm32-latest
hal_tdk-latest
hal_telink-latest
hal_ti-latest
hal_wch-latest
hal_wurthelektronik-latest
hal_xtensa-latest
hostap-latest
liblc3-latest
libmctp-latest
libmetal-latest
littlefs-latest
loramac-node-latest
lvgl-latest
mbedtls-latest
mcuboot-latest
mipi-sys-t-latest
net-tools-latest
nrf_hw_models-latest
nrf_wifi-latest
open-amp-latest
openthread-latest
percepio-latest
picolibc-latest
segger-latest
tinycrypt-latest
trusted-firmware-a-latest
trusted-firmware-m-latest
uoscore-uedhoc-latest
zcbor-latest