Home
last modified time | relevance | path

Searched refs:DDRPHYC_DLLGCR_MBIAS_Pos (Results 1 – 24 of 24) sorted by relevance

/hal_stm32-latest/stm32cube/stm32mp1xx/soc/
Dstm32mp151dxx_ca7.h8472 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8473 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8475 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8476 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8477 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8478 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8479 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8480 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8481 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8482 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151fxx_cm4.h8635 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8636 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8638 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8639 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8640 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8641 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8642 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8643 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8644 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8645 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151axx_ca7.h8472 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8473 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8475 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8476 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8477 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8478 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8479 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8480 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8481 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8482 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151axx_cm4.h8438 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8439 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8441 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8442 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8443 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8444 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8445 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8446 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8447 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8448 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151dxx_cm4.h8438 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8439 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8441 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8442 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8443 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8444 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8445 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8446 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8447 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8448 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151cxx_ca7.h8669 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8670 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8672 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8673 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8674 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8675 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8676 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8677 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8678 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8679 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151cxx_cm4.h8635 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8636 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8638 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8639 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8640 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8641 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8642 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8643 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8644 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8645 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp151fxx_ca7.h8669 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
8670 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
8672 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
8673 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
8674 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
8675 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
8676 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
8677 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
8678 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
8679 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153axx_ca7.h10023 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10024 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10026 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10027 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10028 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10029 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10030 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10031 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10032 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10033 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153axx_cm4.h9989 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
9990 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
9992 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
9993 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
9994 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
9995 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
9996 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
9997 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
9998 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
9999 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153cxx_ca7.h10220 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10221 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10223 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10224 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10225 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10226 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10227 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10228 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10229 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10230 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153cxx_cm4.h10186 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10187 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10189 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10190 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10191 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10192 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10193 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10194 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10195 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10196 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153dxx_ca7.h10023 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10024 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10026 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10027 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10028 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10029 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10030 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10031 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10032 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10033 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153dxx_cm4.h9989 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
9990 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
9992 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
9993 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
9994 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
9995 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
9996 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
9997 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
9998 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
9999 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153fxx_ca7.h10220 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10221 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10223 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10224 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10225 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10226 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10227 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10228 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10229 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10230 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp153fxx_cm4.h10186 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10187 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10189 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10190 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10191 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10192 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10193 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10194 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10195 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10196 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157axx_ca7.h10138 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10139 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10141 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10142 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10143 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10144 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10145 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10146 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10147 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10148 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157axx_cm4.h10104 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10105 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10107 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10108 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10109 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10110 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10111 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10112 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10113 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10114 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157cxx_ca7.h10335 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10336 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10338 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10339 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10340 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10341 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10342 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10343 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10344 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10345 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157cxx_cm4.h10301 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10302 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10304 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10305 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10306 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10307 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10308 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10309 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10310 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10311 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157dxx_ca7.h10138 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10139 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10141 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10142 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10143 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10144 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10145 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10146 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10147 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10148 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157dxx_cm4.h10104 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10105 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10107 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10108 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10109 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10110 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10111 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10112 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10113 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10114 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157fxx_ca7.h10335 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10336 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10338 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10339 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10340 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10341 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10342 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10343 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10344 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10345 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */
Dstm32mp157fxx_cm4.h10301 #define DDRPHYC_DLLGCR_MBIAS_Pos (12U) macro
10302 #define DDRPHYC_DLLGCR_MBIAS_Msk (0xFFUL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x000FF000 */
10304 #define DDRPHYC_DLLGCR_MBIAS_0 (0x1UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00001000 */
10305 #define DDRPHYC_DLLGCR_MBIAS_1 (0x2UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00002000 */
10306 #define DDRPHYC_DLLGCR_MBIAS_2 (0x4UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00004000 */
10307 #define DDRPHYC_DLLGCR_MBIAS_3 (0x8UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00008000 */
10308 #define DDRPHYC_DLLGCR_MBIAS_4 (0x10UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00010000 */
10309 #define DDRPHYC_DLLGCR_MBIAS_5 (0x20UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00020000 */
10310 #define DDRPHYC_DLLGCR_MBIAS_6 (0x40UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00040000 */
10311 #define DDRPHYC_DLLGCR_MBIAS_7 (0x80UL << DDRPHYC_DLLGCR_MBIAS_Pos) /*!< 0x00080000 */