1 /* 2 * Copyright 1997-2016 Freescale Semiconductor, Inc. 3 * Copyright 2016-2024 NXP 4 * 5 * SPDX-License-Identifier: BSD-3-Clause 6 */ 7 8 /*! 9 * @file S32Z2_TRGMUX_2.h 10 * @version 2.3 11 * @date 2024-05-03 12 * @brief Peripheral Access Layer for S32Z2_TRGMUX_2 13 * 14 * This file contains register definitions and macros for easy access to their 15 * bit fields. 16 * 17 * This file assumes LITTLE endian system. 18 */ 19 20 /** 21 * @page misra_violations MISRA-C:2012 violations 22 * 23 * @section [global] 24 * Violates MISRA 2012 Advisory Rule 2.3, local typedef not referenced 25 * The SoC header defines typedef for all modules. 26 * 27 * @section [global] 28 * Violates MISRA 2012 Advisory Rule 2.5, local macro not referenced 29 * The SoC header defines macros for all modules and registers. 30 * 31 * @section [global] 32 * Violates MISRA 2012 Advisory Directive 4.9, Function-like macro 33 * These are generated macros used for accessing the bit-fields from registers. 34 * 35 * @section [global] 36 * Violates MISRA 2012 Required Rule 5.1, identifier clash 37 * The supported compilers use more than 31 significant characters for identifiers. 38 * 39 * @section [global] 40 * Violates MISRA 2012 Required Rule 5.2, identifier clash 41 * The supported compilers use more than 31 significant characters for identifiers. 42 * 43 * @section [global] 44 * Violates MISRA 2012 Required Rule 5.4, identifier clash 45 * The supported compilers use more than 31 significant characters for identifiers. 46 * 47 * @section [global] 48 * Violates MISRA 2012 Required Rule 5.5, identifier clash 49 * The supported compilers use more than 31 significant characters for identifiers. 50 * 51 * @section [global] 52 * Violates MISRA 2012 Required Rule 21.1, defined macro '__I' is reserved to the compiler 53 * This type qualifier is needed to ensure correct I/O access and addressing. 54 */ 55 56 /* Prevention from multiple including the same memory map */ 57 #if !defined(S32Z2_TRGMUX_2_H_) /* Check if memory map has not been already included */ 58 #define S32Z2_TRGMUX_2_H_ 59 60 #include "S32Z2_COMMON.h" 61 62 /* ---------------------------------------------------------------------------- 63 -- TRGMUX_2 Peripheral Access Layer 64 ---------------------------------------------------------------------------- */ 65 66 /*! 67 * @addtogroup TRGMUX_2_Peripheral_Access_Layer TRGMUX_2 Peripheral Access Layer 68 * @{ 69 */ 70 71 /** TRGMUX_2 - Register Layout Typedef */ 72 typedef struct { 73 __IO uint32_t TIM0_1_0; /**< TRGMUX TIM0_1_0, offset: 0x0 */ 74 __IO uint32_t TIM0_3_2; /**< TRGMUX TIM0_3_2, offset: 0x4 */ 75 __IO uint32_t TIM0_5_4; /**< TRGMUX TIM0_5_4, offset: 0x8 */ 76 __IO uint32_t TIM0_7_6; /**< TRGMUX TIM0_7_6, offset: 0xC */ 77 __IO uint32_t TIM1_1_0; /**< TRGMUX TIM1_1_0, offset: 0x10 */ 78 __IO uint32_t TIM1_3_2; /**< TRGMUX TIM1_3_2, offset: 0x14 */ 79 __IO uint32_t TIM1_5_4; /**< TRGMUX TIM1_5_4, offset: 0x18 */ 80 __IO uint32_t TIM1_7_6; /**< TRGMUX TIM1_7_6, offset: 0x1C */ 81 __IO uint32_t TIM2_1_0; /**< TRGMUX TIM2_1_0, offset: 0x20 */ 82 __IO uint32_t TIM2_3_2; /**< TRGMUX TIM2_3_2, offset: 0x24 */ 83 __IO uint32_t TIM2_5_4; /**< TRGMUX TIM2_5_4, offset: 0x28 */ 84 __IO uint32_t TIM2_7_6; /**< TRGMUX TIM2_7_6, offset: 0x2C */ 85 __IO uint32_t TIO1_1_0; /**< TRGMUX TIO1_1_0, offset: 0x30 */ 86 __IO uint32_t TIO1_3_2; /**< TRGMUX TIO1_3_2, offset: 0x34 */ 87 __IO uint32_t TIO1_5_4; /**< TRGMUX TIO1_5_4, offset: 0x38 */ 88 __IO uint32_t TIO1_7_6; /**< TRGMUX TIO1_7_6, offset: 0x3C */ 89 __IO uint32_t TIO2_1_0; /**< TRGMUX TIO2_1_0, offset: 0x40 */ 90 __IO uint32_t TIO2_3_2; /**< TRGMUX TIO2_3_2, offset: 0x44 */ 91 __IO uint32_t TIO2_5_4; /**< TRGMUX TIO2_5_4, offset: 0x48 */ 92 __IO uint32_t TIO2_7_6; /**< TRGMUX TIO2_7_6, offset: 0x4C */ 93 __IO uint32_t TIO3_1_0; /**< TRGMUX TIO3_1_0, offset: 0x50 */ 94 __IO uint32_t TIO3_3_2; /**< TRGMUX TIO3_3_2, offset: 0x54 */ 95 __IO uint32_t TIO3_5_4; /**< TRGMUX TIO3_5_4, offset: 0x58 */ 96 __IO uint32_t TIO3_7_6; /**< TRGMUX TIO3_7_6, offset: 0x5C */ 97 } TRGMUX_2_Type, *TRGMUX_2_MemMapPtr; 98 99 /** Number of instances of the TRGMUX_2 module. */ 100 #define TRGMUX_2_INSTANCE_COUNT (1u) 101 102 /* TRGMUX_2 - Peripheral instance base addresses */ 103 /** Peripheral TRGMUX_2 base address */ 104 #define IP_TRGMUX_2_BASE (0x40370000u) 105 /** Peripheral TRGMUX_2 base pointer */ 106 #define IP_TRGMUX_2 ((TRGMUX_2_Type *)IP_TRGMUX_2_BASE) 107 /** Array initializer of TRGMUX_2 peripheral base addresses */ 108 #define IP_TRGMUX_2_BASE_ADDRS { IP_TRGMUX_2_BASE } 109 /** Array initializer of TRGMUX_2 peripheral base pointers */ 110 #define IP_TRGMUX_2_BASE_PTRS { IP_TRGMUX_2 } 111 112 /* ---------------------------------------------------------------------------- 113 -- TRGMUX_2 Register Masks 114 ---------------------------------------------------------------------------- */ 115 116 /*! 117 * @addtogroup TRGMUX_2_Register_Masks TRGMUX_2 Register Masks 118 * @{ 119 */ 120 121 /*! @name TIM0_1_0 - TRGMUX TIM0_1_0 */ 122 /*! @{ */ 123 124 #define TRGMUX_2_TIM0_1_0_SEL0_MASK (0xFFU) 125 #define TRGMUX_2_TIM0_1_0_SEL0_SHIFT (0U) 126 #define TRGMUX_2_TIM0_1_0_SEL0_WIDTH (8U) 127 #define TRGMUX_2_TIM0_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_1_0_SEL0_SHIFT)) & TRGMUX_2_TIM0_1_0_SEL0_MASK) 128 129 #define TRGMUX_2_TIM0_1_0_SEL1_MASK (0xFF00U) 130 #define TRGMUX_2_TIM0_1_0_SEL1_SHIFT (8U) 131 #define TRGMUX_2_TIM0_1_0_SEL1_WIDTH (8U) 132 #define TRGMUX_2_TIM0_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_1_0_SEL1_SHIFT)) & TRGMUX_2_TIM0_1_0_SEL1_MASK) 133 134 #define TRGMUX_2_TIM0_1_0_LK_MASK (0x80000000U) 135 #define TRGMUX_2_TIM0_1_0_LK_SHIFT (31U) 136 #define TRGMUX_2_TIM0_1_0_LK_WIDTH (1U) 137 #define TRGMUX_2_TIM0_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_1_0_LK_SHIFT)) & TRGMUX_2_TIM0_1_0_LK_MASK) 138 /*! @} */ 139 140 /*! @name TIM0_3_2 - TRGMUX TIM0_3_2 */ 141 /*! @{ */ 142 143 #define TRGMUX_2_TIM0_3_2_SEL0_MASK (0xFFU) 144 #define TRGMUX_2_TIM0_3_2_SEL0_SHIFT (0U) 145 #define TRGMUX_2_TIM0_3_2_SEL0_WIDTH (8U) 146 #define TRGMUX_2_TIM0_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_3_2_SEL0_SHIFT)) & TRGMUX_2_TIM0_3_2_SEL0_MASK) 147 148 #define TRGMUX_2_TIM0_3_2_SEL1_MASK (0xFF00U) 149 #define TRGMUX_2_TIM0_3_2_SEL1_SHIFT (8U) 150 #define TRGMUX_2_TIM0_3_2_SEL1_WIDTH (8U) 151 #define TRGMUX_2_TIM0_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_3_2_SEL1_SHIFT)) & TRGMUX_2_TIM0_3_2_SEL1_MASK) 152 153 #define TRGMUX_2_TIM0_3_2_LK_MASK (0x80000000U) 154 #define TRGMUX_2_TIM0_3_2_LK_SHIFT (31U) 155 #define TRGMUX_2_TIM0_3_2_LK_WIDTH (1U) 156 #define TRGMUX_2_TIM0_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_3_2_LK_SHIFT)) & TRGMUX_2_TIM0_3_2_LK_MASK) 157 /*! @} */ 158 159 /*! @name TIM0_5_4 - TRGMUX TIM0_5_4 */ 160 /*! @{ */ 161 162 #define TRGMUX_2_TIM0_5_4_SEL0_MASK (0xFFU) 163 #define TRGMUX_2_TIM0_5_4_SEL0_SHIFT (0U) 164 #define TRGMUX_2_TIM0_5_4_SEL0_WIDTH (8U) 165 #define TRGMUX_2_TIM0_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_5_4_SEL0_SHIFT)) & TRGMUX_2_TIM0_5_4_SEL0_MASK) 166 167 #define TRGMUX_2_TIM0_5_4_SEL1_MASK (0xFF00U) 168 #define TRGMUX_2_TIM0_5_4_SEL1_SHIFT (8U) 169 #define TRGMUX_2_TIM0_5_4_SEL1_WIDTH (8U) 170 #define TRGMUX_2_TIM0_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_5_4_SEL1_SHIFT)) & TRGMUX_2_TIM0_5_4_SEL1_MASK) 171 172 #define TRGMUX_2_TIM0_5_4_LK_MASK (0x80000000U) 173 #define TRGMUX_2_TIM0_5_4_LK_SHIFT (31U) 174 #define TRGMUX_2_TIM0_5_4_LK_WIDTH (1U) 175 #define TRGMUX_2_TIM0_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_5_4_LK_SHIFT)) & TRGMUX_2_TIM0_5_4_LK_MASK) 176 /*! @} */ 177 178 /*! @name TIM0_7_6 - TRGMUX TIM0_7_6 */ 179 /*! @{ */ 180 181 #define TRGMUX_2_TIM0_7_6_SEL0_MASK (0xFFU) 182 #define TRGMUX_2_TIM0_7_6_SEL0_SHIFT (0U) 183 #define TRGMUX_2_TIM0_7_6_SEL0_WIDTH (8U) 184 #define TRGMUX_2_TIM0_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_7_6_SEL0_SHIFT)) & TRGMUX_2_TIM0_7_6_SEL0_MASK) 185 186 #define TRGMUX_2_TIM0_7_6_SEL1_MASK (0xFF00U) 187 #define TRGMUX_2_TIM0_7_6_SEL1_SHIFT (8U) 188 #define TRGMUX_2_TIM0_7_6_SEL1_WIDTH (8U) 189 #define TRGMUX_2_TIM0_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_7_6_SEL1_SHIFT)) & TRGMUX_2_TIM0_7_6_SEL1_MASK) 190 191 #define TRGMUX_2_TIM0_7_6_LK_MASK (0x80000000U) 192 #define TRGMUX_2_TIM0_7_6_LK_SHIFT (31U) 193 #define TRGMUX_2_TIM0_7_6_LK_WIDTH (1U) 194 #define TRGMUX_2_TIM0_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM0_7_6_LK_SHIFT)) & TRGMUX_2_TIM0_7_6_LK_MASK) 195 /*! @} */ 196 197 /*! @name TIM1_1_0 - TRGMUX TIM1_1_0 */ 198 /*! @{ */ 199 200 #define TRGMUX_2_TIM1_1_0_SEL0_MASK (0xFFU) 201 #define TRGMUX_2_TIM1_1_0_SEL0_SHIFT (0U) 202 #define TRGMUX_2_TIM1_1_0_SEL0_WIDTH (8U) 203 #define TRGMUX_2_TIM1_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_1_0_SEL0_SHIFT)) & TRGMUX_2_TIM1_1_0_SEL0_MASK) 204 205 #define TRGMUX_2_TIM1_1_0_SEL1_MASK (0xFF00U) 206 #define TRGMUX_2_TIM1_1_0_SEL1_SHIFT (8U) 207 #define TRGMUX_2_TIM1_1_0_SEL1_WIDTH (8U) 208 #define TRGMUX_2_TIM1_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_1_0_SEL1_SHIFT)) & TRGMUX_2_TIM1_1_0_SEL1_MASK) 209 210 #define TRGMUX_2_TIM1_1_0_LK_MASK (0x80000000U) 211 #define TRGMUX_2_TIM1_1_0_LK_SHIFT (31U) 212 #define TRGMUX_2_TIM1_1_0_LK_WIDTH (1U) 213 #define TRGMUX_2_TIM1_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_1_0_LK_SHIFT)) & TRGMUX_2_TIM1_1_0_LK_MASK) 214 /*! @} */ 215 216 /*! @name TIM1_3_2 - TRGMUX TIM1_3_2 */ 217 /*! @{ */ 218 219 #define TRGMUX_2_TIM1_3_2_SEL0_MASK (0xFFU) 220 #define TRGMUX_2_TIM1_3_2_SEL0_SHIFT (0U) 221 #define TRGMUX_2_TIM1_3_2_SEL0_WIDTH (8U) 222 #define TRGMUX_2_TIM1_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_3_2_SEL0_SHIFT)) & TRGMUX_2_TIM1_3_2_SEL0_MASK) 223 224 #define TRGMUX_2_TIM1_3_2_SEL1_MASK (0xFF00U) 225 #define TRGMUX_2_TIM1_3_2_SEL1_SHIFT (8U) 226 #define TRGMUX_2_TIM1_3_2_SEL1_WIDTH (8U) 227 #define TRGMUX_2_TIM1_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_3_2_SEL1_SHIFT)) & TRGMUX_2_TIM1_3_2_SEL1_MASK) 228 229 #define TRGMUX_2_TIM1_3_2_LK_MASK (0x80000000U) 230 #define TRGMUX_2_TIM1_3_2_LK_SHIFT (31U) 231 #define TRGMUX_2_TIM1_3_2_LK_WIDTH (1U) 232 #define TRGMUX_2_TIM1_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_3_2_LK_SHIFT)) & TRGMUX_2_TIM1_3_2_LK_MASK) 233 /*! @} */ 234 235 /*! @name TIM1_5_4 - TRGMUX TIM1_5_4 */ 236 /*! @{ */ 237 238 #define TRGMUX_2_TIM1_5_4_SEL0_MASK (0xFFU) 239 #define TRGMUX_2_TIM1_5_4_SEL0_SHIFT (0U) 240 #define TRGMUX_2_TIM1_5_4_SEL0_WIDTH (8U) 241 #define TRGMUX_2_TIM1_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_5_4_SEL0_SHIFT)) & TRGMUX_2_TIM1_5_4_SEL0_MASK) 242 243 #define TRGMUX_2_TIM1_5_4_SEL1_MASK (0xFF00U) 244 #define TRGMUX_2_TIM1_5_4_SEL1_SHIFT (8U) 245 #define TRGMUX_2_TIM1_5_4_SEL1_WIDTH (8U) 246 #define TRGMUX_2_TIM1_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_5_4_SEL1_SHIFT)) & TRGMUX_2_TIM1_5_4_SEL1_MASK) 247 248 #define TRGMUX_2_TIM1_5_4_LK_MASK (0x80000000U) 249 #define TRGMUX_2_TIM1_5_4_LK_SHIFT (31U) 250 #define TRGMUX_2_TIM1_5_4_LK_WIDTH (1U) 251 #define TRGMUX_2_TIM1_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_5_4_LK_SHIFT)) & TRGMUX_2_TIM1_5_4_LK_MASK) 252 /*! @} */ 253 254 /*! @name TIM1_7_6 - TRGMUX TIM1_7_6 */ 255 /*! @{ */ 256 257 #define TRGMUX_2_TIM1_7_6_SEL0_MASK (0xFFU) 258 #define TRGMUX_2_TIM1_7_6_SEL0_SHIFT (0U) 259 #define TRGMUX_2_TIM1_7_6_SEL0_WIDTH (8U) 260 #define TRGMUX_2_TIM1_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_7_6_SEL0_SHIFT)) & TRGMUX_2_TIM1_7_6_SEL0_MASK) 261 262 #define TRGMUX_2_TIM1_7_6_SEL1_MASK (0xFF00U) 263 #define TRGMUX_2_TIM1_7_6_SEL1_SHIFT (8U) 264 #define TRGMUX_2_TIM1_7_6_SEL1_WIDTH (8U) 265 #define TRGMUX_2_TIM1_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_7_6_SEL1_SHIFT)) & TRGMUX_2_TIM1_7_6_SEL1_MASK) 266 267 #define TRGMUX_2_TIM1_7_6_LK_MASK (0x80000000U) 268 #define TRGMUX_2_TIM1_7_6_LK_SHIFT (31U) 269 #define TRGMUX_2_TIM1_7_6_LK_WIDTH (1U) 270 #define TRGMUX_2_TIM1_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM1_7_6_LK_SHIFT)) & TRGMUX_2_TIM1_7_6_LK_MASK) 271 /*! @} */ 272 273 /*! @name TIM2_1_0 - TRGMUX TIM2_1_0 */ 274 /*! @{ */ 275 276 #define TRGMUX_2_TIM2_1_0_SEL0_MASK (0xFFU) 277 #define TRGMUX_2_TIM2_1_0_SEL0_SHIFT (0U) 278 #define TRGMUX_2_TIM2_1_0_SEL0_WIDTH (8U) 279 #define TRGMUX_2_TIM2_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_1_0_SEL0_SHIFT)) & TRGMUX_2_TIM2_1_0_SEL0_MASK) 280 281 #define TRGMUX_2_TIM2_1_0_SEL1_MASK (0xFF00U) 282 #define TRGMUX_2_TIM2_1_0_SEL1_SHIFT (8U) 283 #define TRGMUX_2_TIM2_1_0_SEL1_WIDTH (8U) 284 #define TRGMUX_2_TIM2_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_1_0_SEL1_SHIFT)) & TRGMUX_2_TIM2_1_0_SEL1_MASK) 285 286 #define TRGMUX_2_TIM2_1_0_LK_MASK (0x80000000U) 287 #define TRGMUX_2_TIM2_1_0_LK_SHIFT (31U) 288 #define TRGMUX_2_TIM2_1_0_LK_WIDTH (1U) 289 #define TRGMUX_2_TIM2_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_1_0_LK_SHIFT)) & TRGMUX_2_TIM2_1_0_LK_MASK) 290 /*! @} */ 291 292 /*! @name TIM2_3_2 - TRGMUX TIM2_3_2 */ 293 /*! @{ */ 294 295 #define TRGMUX_2_TIM2_3_2_SEL0_MASK (0xFFU) 296 #define TRGMUX_2_TIM2_3_2_SEL0_SHIFT (0U) 297 #define TRGMUX_2_TIM2_3_2_SEL0_WIDTH (8U) 298 #define TRGMUX_2_TIM2_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_3_2_SEL0_SHIFT)) & TRGMUX_2_TIM2_3_2_SEL0_MASK) 299 300 #define TRGMUX_2_TIM2_3_2_SEL1_MASK (0xFF00U) 301 #define TRGMUX_2_TIM2_3_2_SEL1_SHIFT (8U) 302 #define TRGMUX_2_TIM2_3_2_SEL1_WIDTH (8U) 303 #define TRGMUX_2_TIM2_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_3_2_SEL1_SHIFT)) & TRGMUX_2_TIM2_3_2_SEL1_MASK) 304 305 #define TRGMUX_2_TIM2_3_2_LK_MASK (0x80000000U) 306 #define TRGMUX_2_TIM2_3_2_LK_SHIFT (31U) 307 #define TRGMUX_2_TIM2_3_2_LK_WIDTH (1U) 308 #define TRGMUX_2_TIM2_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_3_2_LK_SHIFT)) & TRGMUX_2_TIM2_3_2_LK_MASK) 309 /*! @} */ 310 311 /*! @name TIM2_5_4 - TRGMUX TIM2_5_4 */ 312 /*! @{ */ 313 314 #define TRGMUX_2_TIM2_5_4_SEL0_MASK (0xFFU) 315 #define TRGMUX_2_TIM2_5_4_SEL0_SHIFT (0U) 316 #define TRGMUX_2_TIM2_5_4_SEL0_WIDTH (8U) 317 #define TRGMUX_2_TIM2_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_5_4_SEL0_SHIFT)) & TRGMUX_2_TIM2_5_4_SEL0_MASK) 318 319 #define TRGMUX_2_TIM2_5_4_SEL1_MASK (0xFF00U) 320 #define TRGMUX_2_TIM2_5_4_SEL1_SHIFT (8U) 321 #define TRGMUX_2_TIM2_5_4_SEL1_WIDTH (8U) 322 #define TRGMUX_2_TIM2_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_5_4_SEL1_SHIFT)) & TRGMUX_2_TIM2_5_4_SEL1_MASK) 323 324 #define TRGMUX_2_TIM2_5_4_LK_MASK (0x80000000U) 325 #define TRGMUX_2_TIM2_5_4_LK_SHIFT (31U) 326 #define TRGMUX_2_TIM2_5_4_LK_WIDTH (1U) 327 #define TRGMUX_2_TIM2_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_5_4_LK_SHIFT)) & TRGMUX_2_TIM2_5_4_LK_MASK) 328 /*! @} */ 329 330 /*! @name TIM2_7_6 - TRGMUX TIM2_7_6 */ 331 /*! @{ */ 332 333 #define TRGMUX_2_TIM2_7_6_SEL0_MASK (0xFFU) 334 #define TRGMUX_2_TIM2_7_6_SEL0_SHIFT (0U) 335 #define TRGMUX_2_TIM2_7_6_SEL0_WIDTH (8U) 336 #define TRGMUX_2_TIM2_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_7_6_SEL0_SHIFT)) & TRGMUX_2_TIM2_7_6_SEL0_MASK) 337 338 #define TRGMUX_2_TIM2_7_6_SEL1_MASK (0xFF00U) 339 #define TRGMUX_2_TIM2_7_6_SEL1_SHIFT (8U) 340 #define TRGMUX_2_TIM2_7_6_SEL1_WIDTH (8U) 341 #define TRGMUX_2_TIM2_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_7_6_SEL1_SHIFT)) & TRGMUX_2_TIM2_7_6_SEL1_MASK) 342 343 #define TRGMUX_2_TIM2_7_6_LK_MASK (0x80000000U) 344 #define TRGMUX_2_TIM2_7_6_LK_SHIFT (31U) 345 #define TRGMUX_2_TIM2_7_6_LK_WIDTH (1U) 346 #define TRGMUX_2_TIM2_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIM2_7_6_LK_SHIFT)) & TRGMUX_2_TIM2_7_6_LK_MASK) 347 /*! @} */ 348 349 /*! @name TIO1_1_0 - TRGMUX TIO1_1_0 */ 350 /*! @{ */ 351 352 #define TRGMUX_2_TIO1_1_0_SEL0_MASK (0xFFU) 353 #define TRGMUX_2_TIO1_1_0_SEL0_SHIFT (0U) 354 #define TRGMUX_2_TIO1_1_0_SEL0_WIDTH (8U) 355 #define TRGMUX_2_TIO1_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_1_0_SEL0_SHIFT)) & TRGMUX_2_TIO1_1_0_SEL0_MASK) 356 357 #define TRGMUX_2_TIO1_1_0_SEL1_MASK (0xFF00U) 358 #define TRGMUX_2_TIO1_1_0_SEL1_SHIFT (8U) 359 #define TRGMUX_2_TIO1_1_0_SEL1_WIDTH (8U) 360 #define TRGMUX_2_TIO1_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_1_0_SEL1_SHIFT)) & TRGMUX_2_TIO1_1_0_SEL1_MASK) 361 362 #define TRGMUX_2_TIO1_1_0_LK_MASK (0x80000000U) 363 #define TRGMUX_2_TIO1_1_0_LK_SHIFT (31U) 364 #define TRGMUX_2_TIO1_1_0_LK_WIDTH (1U) 365 #define TRGMUX_2_TIO1_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_1_0_LK_SHIFT)) & TRGMUX_2_TIO1_1_0_LK_MASK) 366 /*! @} */ 367 368 /*! @name TIO1_3_2 - TRGMUX TIO1_3_2 */ 369 /*! @{ */ 370 371 #define TRGMUX_2_TIO1_3_2_SEL0_MASK (0xFFU) 372 #define TRGMUX_2_TIO1_3_2_SEL0_SHIFT (0U) 373 #define TRGMUX_2_TIO1_3_2_SEL0_WIDTH (8U) 374 #define TRGMUX_2_TIO1_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_3_2_SEL0_SHIFT)) & TRGMUX_2_TIO1_3_2_SEL0_MASK) 375 376 #define TRGMUX_2_TIO1_3_2_SEL1_MASK (0xFF00U) 377 #define TRGMUX_2_TIO1_3_2_SEL1_SHIFT (8U) 378 #define TRGMUX_2_TIO1_3_2_SEL1_WIDTH (8U) 379 #define TRGMUX_2_TIO1_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_3_2_SEL1_SHIFT)) & TRGMUX_2_TIO1_3_2_SEL1_MASK) 380 381 #define TRGMUX_2_TIO1_3_2_LK_MASK (0x80000000U) 382 #define TRGMUX_2_TIO1_3_2_LK_SHIFT (31U) 383 #define TRGMUX_2_TIO1_3_2_LK_WIDTH (1U) 384 #define TRGMUX_2_TIO1_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_3_2_LK_SHIFT)) & TRGMUX_2_TIO1_3_2_LK_MASK) 385 /*! @} */ 386 387 /*! @name TIO1_5_4 - TRGMUX TIO1_5_4 */ 388 /*! @{ */ 389 390 #define TRGMUX_2_TIO1_5_4_SEL0_MASK (0xFFU) 391 #define TRGMUX_2_TIO1_5_4_SEL0_SHIFT (0U) 392 #define TRGMUX_2_TIO1_5_4_SEL0_WIDTH (8U) 393 #define TRGMUX_2_TIO1_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_5_4_SEL0_SHIFT)) & TRGMUX_2_TIO1_5_4_SEL0_MASK) 394 395 #define TRGMUX_2_TIO1_5_4_SEL1_MASK (0xFF00U) 396 #define TRGMUX_2_TIO1_5_4_SEL1_SHIFT (8U) 397 #define TRGMUX_2_TIO1_5_4_SEL1_WIDTH (8U) 398 #define TRGMUX_2_TIO1_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_5_4_SEL1_SHIFT)) & TRGMUX_2_TIO1_5_4_SEL1_MASK) 399 400 #define TRGMUX_2_TIO1_5_4_LK_MASK (0x80000000U) 401 #define TRGMUX_2_TIO1_5_4_LK_SHIFT (31U) 402 #define TRGMUX_2_TIO1_5_4_LK_WIDTH (1U) 403 #define TRGMUX_2_TIO1_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_5_4_LK_SHIFT)) & TRGMUX_2_TIO1_5_4_LK_MASK) 404 /*! @} */ 405 406 /*! @name TIO1_7_6 - TRGMUX TIO1_7_6 */ 407 /*! @{ */ 408 409 #define TRGMUX_2_TIO1_7_6_SEL0_MASK (0xFFU) 410 #define TRGMUX_2_TIO1_7_6_SEL0_SHIFT (0U) 411 #define TRGMUX_2_TIO1_7_6_SEL0_WIDTH (8U) 412 #define TRGMUX_2_TIO1_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_7_6_SEL0_SHIFT)) & TRGMUX_2_TIO1_7_6_SEL0_MASK) 413 414 #define TRGMUX_2_TIO1_7_6_SEL1_MASK (0xFF00U) 415 #define TRGMUX_2_TIO1_7_6_SEL1_SHIFT (8U) 416 #define TRGMUX_2_TIO1_7_6_SEL1_WIDTH (8U) 417 #define TRGMUX_2_TIO1_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_7_6_SEL1_SHIFT)) & TRGMUX_2_TIO1_7_6_SEL1_MASK) 418 419 #define TRGMUX_2_TIO1_7_6_LK_MASK (0x80000000U) 420 #define TRGMUX_2_TIO1_7_6_LK_SHIFT (31U) 421 #define TRGMUX_2_TIO1_7_6_LK_WIDTH (1U) 422 #define TRGMUX_2_TIO1_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO1_7_6_LK_SHIFT)) & TRGMUX_2_TIO1_7_6_LK_MASK) 423 /*! @} */ 424 425 /*! @name TIO2_1_0 - TRGMUX TIO2_1_0 */ 426 /*! @{ */ 427 428 #define TRGMUX_2_TIO2_1_0_SEL0_MASK (0xFFU) 429 #define TRGMUX_2_TIO2_1_0_SEL0_SHIFT (0U) 430 #define TRGMUX_2_TIO2_1_0_SEL0_WIDTH (8U) 431 #define TRGMUX_2_TIO2_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_1_0_SEL0_SHIFT)) & TRGMUX_2_TIO2_1_0_SEL0_MASK) 432 433 #define TRGMUX_2_TIO2_1_0_SEL1_MASK (0xFF00U) 434 #define TRGMUX_2_TIO2_1_0_SEL1_SHIFT (8U) 435 #define TRGMUX_2_TIO2_1_0_SEL1_WIDTH (8U) 436 #define TRGMUX_2_TIO2_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_1_0_SEL1_SHIFT)) & TRGMUX_2_TIO2_1_0_SEL1_MASK) 437 438 #define TRGMUX_2_TIO2_1_0_LK_MASK (0x80000000U) 439 #define TRGMUX_2_TIO2_1_0_LK_SHIFT (31U) 440 #define TRGMUX_2_TIO2_1_0_LK_WIDTH (1U) 441 #define TRGMUX_2_TIO2_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_1_0_LK_SHIFT)) & TRGMUX_2_TIO2_1_0_LK_MASK) 442 /*! @} */ 443 444 /*! @name TIO2_3_2 - TRGMUX TIO2_3_2 */ 445 /*! @{ */ 446 447 #define TRGMUX_2_TIO2_3_2_SEL0_MASK (0xFFU) 448 #define TRGMUX_2_TIO2_3_2_SEL0_SHIFT (0U) 449 #define TRGMUX_2_TIO2_3_2_SEL0_WIDTH (8U) 450 #define TRGMUX_2_TIO2_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_3_2_SEL0_SHIFT)) & TRGMUX_2_TIO2_3_2_SEL0_MASK) 451 452 #define TRGMUX_2_TIO2_3_2_SEL1_MASK (0xFF00U) 453 #define TRGMUX_2_TIO2_3_2_SEL1_SHIFT (8U) 454 #define TRGMUX_2_TIO2_3_2_SEL1_WIDTH (8U) 455 #define TRGMUX_2_TIO2_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_3_2_SEL1_SHIFT)) & TRGMUX_2_TIO2_3_2_SEL1_MASK) 456 457 #define TRGMUX_2_TIO2_3_2_LK_MASK (0x80000000U) 458 #define TRGMUX_2_TIO2_3_2_LK_SHIFT (31U) 459 #define TRGMUX_2_TIO2_3_2_LK_WIDTH (1U) 460 #define TRGMUX_2_TIO2_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_3_2_LK_SHIFT)) & TRGMUX_2_TIO2_3_2_LK_MASK) 461 /*! @} */ 462 463 /*! @name TIO2_5_4 - TRGMUX TIO2_5_4 */ 464 /*! @{ */ 465 466 #define TRGMUX_2_TIO2_5_4_SEL0_MASK (0xFFU) 467 #define TRGMUX_2_TIO2_5_4_SEL0_SHIFT (0U) 468 #define TRGMUX_2_TIO2_5_4_SEL0_WIDTH (8U) 469 #define TRGMUX_2_TIO2_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_5_4_SEL0_SHIFT)) & TRGMUX_2_TIO2_5_4_SEL0_MASK) 470 471 #define TRGMUX_2_TIO2_5_4_SEL1_MASK (0xFF00U) 472 #define TRGMUX_2_TIO2_5_4_SEL1_SHIFT (8U) 473 #define TRGMUX_2_TIO2_5_4_SEL1_WIDTH (8U) 474 #define TRGMUX_2_TIO2_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_5_4_SEL1_SHIFT)) & TRGMUX_2_TIO2_5_4_SEL1_MASK) 475 476 #define TRGMUX_2_TIO2_5_4_LK_MASK (0x80000000U) 477 #define TRGMUX_2_TIO2_5_4_LK_SHIFT (31U) 478 #define TRGMUX_2_TIO2_5_4_LK_WIDTH (1U) 479 #define TRGMUX_2_TIO2_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_5_4_LK_SHIFT)) & TRGMUX_2_TIO2_5_4_LK_MASK) 480 /*! @} */ 481 482 /*! @name TIO2_7_6 - TRGMUX TIO2_7_6 */ 483 /*! @{ */ 484 485 #define TRGMUX_2_TIO2_7_6_SEL0_MASK (0xFFU) 486 #define TRGMUX_2_TIO2_7_6_SEL0_SHIFT (0U) 487 #define TRGMUX_2_TIO2_7_6_SEL0_WIDTH (8U) 488 #define TRGMUX_2_TIO2_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_7_6_SEL0_SHIFT)) & TRGMUX_2_TIO2_7_6_SEL0_MASK) 489 490 #define TRGMUX_2_TIO2_7_6_SEL1_MASK (0xFF00U) 491 #define TRGMUX_2_TIO2_7_6_SEL1_SHIFT (8U) 492 #define TRGMUX_2_TIO2_7_6_SEL1_WIDTH (8U) 493 #define TRGMUX_2_TIO2_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_7_6_SEL1_SHIFT)) & TRGMUX_2_TIO2_7_6_SEL1_MASK) 494 495 #define TRGMUX_2_TIO2_7_6_LK_MASK (0x80000000U) 496 #define TRGMUX_2_TIO2_7_6_LK_SHIFT (31U) 497 #define TRGMUX_2_TIO2_7_6_LK_WIDTH (1U) 498 #define TRGMUX_2_TIO2_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO2_7_6_LK_SHIFT)) & TRGMUX_2_TIO2_7_6_LK_MASK) 499 /*! @} */ 500 501 /*! @name TIO3_1_0 - TRGMUX TIO3_1_0 */ 502 /*! @{ */ 503 504 #define TRGMUX_2_TIO3_1_0_SEL0_MASK (0xFFU) 505 #define TRGMUX_2_TIO3_1_0_SEL0_SHIFT (0U) 506 #define TRGMUX_2_TIO3_1_0_SEL0_WIDTH (8U) 507 #define TRGMUX_2_TIO3_1_0_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_1_0_SEL0_SHIFT)) & TRGMUX_2_TIO3_1_0_SEL0_MASK) 508 509 #define TRGMUX_2_TIO3_1_0_SEL1_MASK (0xFF00U) 510 #define TRGMUX_2_TIO3_1_0_SEL1_SHIFT (8U) 511 #define TRGMUX_2_TIO3_1_0_SEL1_WIDTH (8U) 512 #define TRGMUX_2_TIO3_1_0_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_1_0_SEL1_SHIFT)) & TRGMUX_2_TIO3_1_0_SEL1_MASK) 513 514 #define TRGMUX_2_TIO3_1_0_LK_MASK (0x80000000U) 515 #define TRGMUX_2_TIO3_1_0_LK_SHIFT (31U) 516 #define TRGMUX_2_TIO3_1_0_LK_WIDTH (1U) 517 #define TRGMUX_2_TIO3_1_0_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_1_0_LK_SHIFT)) & TRGMUX_2_TIO3_1_0_LK_MASK) 518 /*! @} */ 519 520 /*! @name TIO3_3_2 - TRGMUX TIO3_3_2 */ 521 /*! @{ */ 522 523 #define TRGMUX_2_TIO3_3_2_SEL0_MASK (0xFFU) 524 #define TRGMUX_2_TIO3_3_2_SEL0_SHIFT (0U) 525 #define TRGMUX_2_TIO3_3_2_SEL0_WIDTH (8U) 526 #define TRGMUX_2_TIO3_3_2_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_3_2_SEL0_SHIFT)) & TRGMUX_2_TIO3_3_2_SEL0_MASK) 527 528 #define TRGMUX_2_TIO3_3_2_SEL1_MASK (0xFF00U) 529 #define TRGMUX_2_TIO3_3_2_SEL1_SHIFT (8U) 530 #define TRGMUX_2_TIO3_3_2_SEL1_WIDTH (8U) 531 #define TRGMUX_2_TIO3_3_2_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_3_2_SEL1_SHIFT)) & TRGMUX_2_TIO3_3_2_SEL1_MASK) 532 533 #define TRGMUX_2_TIO3_3_2_LK_MASK (0x80000000U) 534 #define TRGMUX_2_TIO3_3_2_LK_SHIFT (31U) 535 #define TRGMUX_2_TIO3_3_2_LK_WIDTH (1U) 536 #define TRGMUX_2_TIO3_3_2_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_3_2_LK_SHIFT)) & TRGMUX_2_TIO3_3_2_LK_MASK) 537 /*! @} */ 538 539 /*! @name TIO3_5_4 - TRGMUX TIO3_5_4 */ 540 /*! @{ */ 541 542 #define TRGMUX_2_TIO3_5_4_SEL0_MASK (0xFFU) 543 #define TRGMUX_2_TIO3_5_4_SEL0_SHIFT (0U) 544 #define TRGMUX_2_TIO3_5_4_SEL0_WIDTH (8U) 545 #define TRGMUX_2_TIO3_5_4_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_5_4_SEL0_SHIFT)) & TRGMUX_2_TIO3_5_4_SEL0_MASK) 546 547 #define TRGMUX_2_TIO3_5_4_SEL1_MASK (0xFF00U) 548 #define TRGMUX_2_TIO3_5_4_SEL1_SHIFT (8U) 549 #define TRGMUX_2_TIO3_5_4_SEL1_WIDTH (8U) 550 #define TRGMUX_2_TIO3_5_4_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_5_4_SEL1_SHIFT)) & TRGMUX_2_TIO3_5_4_SEL1_MASK) 551 552 #define TRGMUX_2_TIO3_5_4_LK_MASK (0x80000000U) 553 #define TRGMUX_2_TIO3_5_4_LK_SHIFT (31U) 554 #define TRGMUX_2_TIO3_5_4_LK_WIDTH (1U) 555 #define TRGMUX_2_TIO3_5_4_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_5_4_LK_SHIFT)) & TRGMUX_2_TIO3_5_4_LK_MASK) 556 /*! @} */ 557 558 /*! @name TIO3_7_6 - TRGMUX TIO3_7_6 */ 559 /*! @{ */ 560 561 #define TRGMUX_2_TIO3_7_6_SEL0_MASK (0xFFU) 562 #define TRGMUX_2_TIO3_7_6_SEL0_SHIFT (0U) 563 #define TRGMUX_2_TIO3_7_6_SEL0_WIDTH (8U) 564 #define TRGMUX_2_TIO3_7_6_SEL0(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_7_6_SEL0_SHIFT)) & TRGMUX_2_TIO3_7_6_SEL0_MASK) 565 566 #define TRGMUX_2_TIO3_7_6_SEL1_MASK (0xFF00U) 567 #define TRGMUX_2_TIO3_7_6_SEL1_SHIFT (8U) 568 #define TRGMUX_2_TIO3_7_6_SEL1_WIDTH (8U) 569 #define TRGMUX_2_TIO3_7_6_SEL1(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_7_6_SEL1_SHIFT)) & TRGMUX_2_TIO3_7_6_SEL1_MASK) 570 571 #define TRGMUX_2_TIO3_7_6_LK_MASK (0x80000000U) 572 #define TRGMUX_2_TIO3_7_6_LK_SHIFT (31U) 573 #define TRGMUX_2_TIO3_7_6_LK_WIDTH (1U) 574 #define TRGMUX_2_TIO3_7_6_LK(x) (((uint32_t)(((uint32_t)(x)) << TRGMUX_2_TIO3_7_6_LK_SHIFT)) & TRGMUX_2_TIO3_7_6_LK_MASK) 575 /*! @} */ 576 577 /*! 578 * @} 579 */ /* end of group TRGMUX_2_Register_Masks */ 580 581 /*! 582 * @} 583 */ /* end of group TRGMUX_2_Peripheral_Access_Layer */ 584 585 #endif /* #if !defined(S32Z2_TRGMUX_2_H_) */ 586
