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Searched refs:SCG_RCCR_DIVCORE_MASK (Results 1 – 25 of 34) sorted by relevance

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/hal_nxp-latest/s32/drivers/s32k1/BaseNXP/header/
DS32K116_SCG.h177 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
180 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K118_SCG.h177 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
180 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K142W_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K142_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K146_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K144_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K148_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
DS32K144W_SCG.h181 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
184 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/s32/drivers/s32k1/Mcu/src/
DClock_Ip_Divider.c498 RegValue &= ~SCG_RCCR_DIVCORE_MASK; in Clock_Ip_SetScgRunDivcore_TrustedCall()
DClock_Ip_Specific.c786 …ividerConfigurations[DividerConfigIndex].Value = ((IP_SCG->RCCR & SCG_RCCR_DIVCORE_MASK) >> SCG_RC… in getCoreDividerConfig()
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE14Z4/
DMKE14Z4.h9758 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
9778 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE15Z4/
DMKE15Z4.h9760 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
9780 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE16Z4/
DMKE16Z4.h10597 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
10617 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE12Z7/
DMKE12Z7.h12283 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12303 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE12Z9/
DMKE12Z9.h12187 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12207 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE17Z7/
DMKE17Z7.h12289 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12309 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE13Z7/
DMKE13Z7.h12286 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12306 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE14Z7/
DMKE14Z7.h12538 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12558 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE17Z9/
DMKE17Z9.h12191 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12211 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE15Z7/
DMKE15Z7.h12541 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12561 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE13Z9/
DMKE13Z9.h12189 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
12209 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE14F16/
DMKE14F16.h15506 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
15526 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/K32L2A41A/
DK32L2A41A.h14512 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
14532 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/K32L2A31A/
DK32L2A31A.h14512 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
14532 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MKE18F16/
DMKE18F16.h16512 #define SCG_RCCR_DIVCORE_MASK (0xF0000U) macro
16532 … (((uint32_t)(((uint32_t)(x)) << SCG_RCCR_DIVCORE_SHIFT)) & SCG_RCCR_DIVCORE_MASK)

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