Searched refs:PMU_REG_2P5_ENABLE_ILIMIT_MASK (Results 1 – 13 of 13) sorted by relevance
480 base->REG_2P5 |= PMU_REG_2P5_ENABLE_ILIMIT_MASK; in PMU_2P5EnableCurrentLimit()484 base->REG_2P5 &= ~PMU_REG_2P5_ENABLE_ILIMIT_MASK; in PMU_2P5EnableCurrentLimit()
22884 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro22886 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
25494 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro25496 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
29537 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro29539 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
29558 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro29560 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
30609 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro30611 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
32006 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro32008 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
33316 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro33318 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
33857 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro33859 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
32748 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro32750 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
35390 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro35392 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
35383 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK (0x4U) macro35385 …(((uint32_t)(((uint32_t)(x)) << PMU_REG_2P5_ENABLE_ILIMIT_SHIFT)) & PMU_REG_2P5_ENABLE_ILIMIT_MASK)
28686 #define PMU_REG_2P5_ENABLE_ILIMIT_MASK 0x4u macro
