Searched refs:PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (Results 1 – 12 of 12) sorted by relevance
24395 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro24397 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
27005 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro27007 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
31048 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro31050 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
31069 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro31071 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
32432 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro32434 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
33821 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro33823 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
35139 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro35141 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
35672 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro35674 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
34571 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro34573 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
37213 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro37215 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
37206 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK (0x20U) macro37208 …t32_t)(((uint32_t)(x)) << PMU_MISC2_CLR_REG0_ENABLE_BO_SHIFT)) & PMU_MISC2_CLR_REG0_ENABLE_BO_MASK)
28956 #define PMU_MISC2_CLR_REG0_ENABLE_BO_MASK 0x20u macro