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Searched refs:IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (Results 1 – 12 of 12) sorted by relevance

/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1175/
DMIMXRT1175_cm4.h46070 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
46073 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
DMIMXRT1175_cm7.h46073 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
46076 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1165/
DMIMXRT1165_cm7.h45543 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
45546 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
DMIMXRT1165_cm4.h45540 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
45543 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1171/
DMIMXRT1171.h46073 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
46076 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1166/
DMIMXRT1166_cm4.h47545 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
47548 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
DMIMXRT1166_cm7.h47548 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
47551 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1173/
DMIMXRT1173_cm4.h48072 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
48075 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
DMIMXRT1173_cm7.h48075 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
48078 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1172/
DMIMXRT1172.h48078 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
48081 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMXRT1176/
DMIMXRT1176_cm7.h58745 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
58748 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)
DMIMXRT1176_cm4.h58742 #define IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK (0xF00U) macro
58745 …t32_t)(x)) << IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_SHIFT)) & IOMUXC_GPR_GPR64_GPIO_DISP1_RASRCN_MASK)