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Searched refs:INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (Results 1 – 10 of 10) sorted by relevance

/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN236/
DMCXN236.h33066 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
33072 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN235/
DMCXN235.h33036 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
33042 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN546/
DMCXN546_cm33_core0.h42969 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
42975 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
DMCXN546_cm33_core1.h42969 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
42975 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN547/
DMCXN547_cm33_core0.h42969 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
42975 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
DMCXN547_cm33_core1.h42969 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
42975 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN947/
DMCXN947_cm33_core1.h43396 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
43402 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
DMCXN947_cm33_core0.h43396 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
43402 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MCXN946/
DMCXN946_cm33_core0.h43396 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
43402 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)
DMCXN946_cm33_core1.h43396 #define INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK (0x10000U) macro
43402 …2_t)(x)) << INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_SHIFT)) & INPUTMUX_DMA1_REQ_ENABLE0_REQ16_EN1_MASK)