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Searched refs:DDRC_DFIMISC_ctl_idle_en_MASK (Results 1 – 25 of 34) sorted by relevance

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DMIMX8MN3_cm7.h11440 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8MN6_cm7.h11438 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8MN6_ca53.h11467 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11473 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
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14748 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
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DMIMX8MD6_cm4.h14742 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
14748 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
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DMIMX8MQ6_cm4.h14742 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8MQ7_cm4.h14742 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8MM3_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8MM5/
DMIMX8MM5_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11267 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8MM6/
DMIMX8MM6_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11267 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
DMIMX8MM6_ca53.h11285 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11291 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8MM1/
DMIMX8MM1_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11267 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8MM2/
DMIMX8MM2_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11267 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8MM4/
DMIMX8MM4_cm4.h11261 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
11267 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
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DMIMX8QX1_cm4.h10902 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8DX1_cm4.h10902 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
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DMIMX8DX2_cm4.h10902 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
10908 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8QX3/
DMIMX8QX3_cm4.h10900 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
10906 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8DX4/
DMIMX8DX4_cm4.h10900 #define DDRC_DFIMISC_ctl_idle_en_MASK (0x10U) macro
10906 … (((uint32_t)(((uint32_t)(x)) << DDRC_DFIMISC_ctl_idle_en_SHIFT)) & DDRC_DFIMISC_ctl_idle_en_MASK)

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