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[all …]
Dfsl_clock.h1611 CGC_RTD->AUD_CLK0 = CGC_AUD_CLK0_AUD_CLK0(src); in CLOCK_SetRtdAudClkSrc()
1741 CGC_RTD->CM33CLK = *(const uint32_t *)(uint32_t)config; in CLOCK_SetCm33SysClkConfig()
1768 CGC_RTD->FUSIONCLK = *(const uint32_t *)(uint32_t)config; in CLOCK_SetFusionSysClkConfig()
1782 *(uint32_t *)(uint32_t)config = CGC_RTD->CM33CLK; in CLOCK_GetCm33SysClkConfig()
1796 *(uint32_t *)(uint32_t)config = CGC_RTD->FUSIONCLK; in CLOCK_GetFusionDspSysClkConfig()
1812 …CGC_RTD->CLKOUTCFG = CGC_CLKOUTCFG_CLKOUT_SEL(setting) | CGC_CLKOUTCFG_CLKOUT_DIV((uint32_t)div - … in CLOCK_SetRtdClkOutConfig()
1827 CGC_RTD->RTCDIV = CGC_RTCDIV_DIV1((uint32_t)div - 1U); in CLOCK_SetRtcClkOutConfig()
2051 return ((CGC_RTD->SOSCCSR & CGC_SOSCCSR_SOSCERR_MASK) == CGC_SOSCCSR_SOSCERR_MASK); in CLOCK_IsSysOscErr()
2059 CGC_RTD->SOSCCSR |= CGC_SOSCCSR_SOSCERR_MASK; in CLOCK_ClearSysOscErr()
2072 uint32_t reg = CGC_RTD->SOSCCSR; in CLOCK_SetSysOscMonitorMode()
[all …]
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39 … (((CGC_RTD->PLL0DIV_VCO & CGC_PLL0DIV_VCO_DIV1HALT_MASK) >> CGC_PLL0DIV_VCO_DIV1HALT_SHIFT) ^ 1U))
41 …((((CGC_RTD->PLL0DIV_PFD_0 & CGC_PLL0DIV_PFD_0_DIV1_MASK) >> CGC_PLL0DIV_PFD_0_DIV1_SHIFT) + 1U) *…
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Dfsl_clock.c38 ((((CGC_RTD->PLL0DIV_VCO & CGC_PLL0DIV_VCO_DIV1_MASK) >> CGC_PLL0DIV_VCO_DIV1_SHIFT) + 1U) * \
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Dsystem_MIMX8UD5_cm33.c67 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
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97 pllnum = (CGC_RTD->PLL1NUM & CGC_PLL1NUM_NUM_MASK) >> CGC_PLL1NUM_NUM_SHIFT; in getPll1Freq()
98 plldenom = (CGC_RTD->PLL1DENOM & CGC_PLL1DENOM_DENOM_MASK) >> CGC_PLL1DENOM_DENOM_SHIFT; in getPll1Freq()
100 mult = (CGC_RTD->PLL1CFG & CGC_PLL1CFG_MULT_MASK) >> CGC_PLL1CFG_MULT_SHIFT; in getPll1Freq()
148 switch (CGC_RTD->CM33CLK & CGC_CM33CLK_SCS_MASK) in SystemCoreClockUpdate()
157 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
163 … fracValue = (CGC_RTD->PLL1PFDCFG & CGC_PLL1PFDCFG_PFD0_MASK) >> CGC_PLL1PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
187 … CGCOUTClock /= ((CGC_RTD->CM33CLK & CGC_CM33CLK_DIVCORE_MASK) >> CGC_CM33CLK_DIVCORE_SHIFT) + 1U; in SystemCoreClockUpdate()
Dsystem_MIMX8UD5_dsp0.c68 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
77 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
98 switch (CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_SCS_MASK) in SystemCoreClockUpdate()
107 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
113 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD1_MASK) >> CGC_PLL0PFDCFG_PFD1_SHIFT; in SystemCoreClockUpdate()
137 …CGCOUTClock /= ((CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_DIVCORE_MASK) >> CGC_FUSIONCLK_DIVCORE_SHIFT) … in SystemCoreClockUpdate()
DMIMX8UD5_cm33.h6564 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6570 #define CGC_BASE_PTRS { CGC_RTD }
6579 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6583 #define CGC_BASE_PTRS { CGC_RTD }
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113 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD1_MASK) >> CGC_PLL0PFDCFG_PFD1_SHIFT; in SystemCoreClockUpdate()
137 …CGCOUTClock /= ((CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_DIVCORE_MASK) >> CGC_FUSIONCLK_DIVCORE_SHIFT) … in SystemCoreClockUpdate()
DMIMX8UD7_cm33.h6564 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6570 #define CGC_BASE_PTRS { CGC_RTD }
6579 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6583 #define CGC_BASE_PTRS { CGC_RTD }
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8US5/
Dsystem_MIMX8US5_cm33.c67 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
76 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
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97 pllnum = (CGC_RTD->PLL1NUM & CGC_PLL1NUM_NUM_MASK) >> CGC_PLL1NUM_NUM_SHIFT; in getPll1Freq()
98 plldenom = (CGC_RTD->PLL1DENOM & CGC_PLL1DENOM_DENOM_MASK) >> CGC_PLL1DENOM_DENOM_SHIFT; in getPll1Freq()
100 mult = (CGC_RTD->PLL1CFG & CGC_PLL1CFG_MULT_MASK) >> CGC_PLL1CFG_MULT_SHIFT; in getPll1Freq()
148 switch (CGC_RTD->CM33CLK & CGC_CM33CLK_SCS_MASK) in SystemCoreClockUpdate()
157 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
163 … fracValue = (CGC_RTD->PLL1PFDCFG & CGC_PLL1PFDCFG_PFD0_MASK) >> CGC_PLL1PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
187 … CGCOUTClock /= ((CGC_RTD->CM33CLK & CGC_CM33CLK_DIVCORE_MASK) >> CGC_CM33CLK_DIVCORE_SHIFT) + 1U; in SystemCoreClockUpdate()
Dsystem_MIMX8US5_dsp0.c68 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
77 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
98 switch (CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_SCS_MASK) in SystemCoreClockUpdate()
107 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
113 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD1_MASK) >> CGC_PLL0PFDCFG_PFD1_SHIFT; in SystemCoreClockUpdate()
137 …CGCOUTClock /= ((CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_DIVCORE_MASK) >> CGC_FUSIONCLK_DIVCORE_SHIFT) … in SystemCoreClockUpdate()
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8US3/
Dsystem_MIMX8US3_cm33.c67 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
76 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
88 if ((CGC_RTD->PLL1CFG & CGC_PLL1CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll1Freq()
97 pllnum = (CGC_RTD->PLL1NUM & CGC_PLL1NUM_NUM_MASK) >> CGC_PLL1NUM_NUM_SHIFT; in getPll1Freq()
98 plldenom = (CGC_RTD->PLL1DENOM & CGC_PLL1DENOM_DENOM_MASK) >> CGC_PLL1DENOM_DENOM_SHIFT; in getPll1Freq()
100 mult = (CGC_RTD->PLL1CFG & CGC_PLL1CFG_MULT_MASK) >> CGC_PLL1CFG_MULT_SHIFT; in getPll1Freq()
148 switch (CGC_RTD->CM33CLK & CGC_CM33CLK_SCS_MASK) in SystemCoreClockUpdate()
157 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
163 … fracValue = (CGC_RTD->PLL1PFDCFG & CGC_PLL1PFDCFG_PFD0_MASK) >> CGC_PLL1PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
187 … CGCOUTClock /= ((CGC_RTD->CM33CLK & CGC_CM33CLK_DIVCORE_MASK) >> CGC_CM33CLK_DIVCORE_SHIFT) + 1U; in SystemCoreClockUpdate()
Dsystem_MIMX8US3_dsp0.c68 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
77 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
98 switch (CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_SCS_MASK) in SystemCoreClockUpdate()
107 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
113 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD1_MASK) >> CGC_PLL0PFDCFG_PFD1_SHIFT; in SystemCoreClockUpdate()
137 …CGCOUTClock /= ((CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_DIVCORE_MASK) >> CGC_FUSIONCLK_DIVCORE_SHIFT) … in SystemCoreClockUpdate()
/hal_nxp-latest/mcux/mcux-sdk/devices/MIMX8UD3/
Dsystem_MIMX8UD3_cm33.c67 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
76 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
88 if ((CGC_RTD->PLL1CFG & CGC_PLL1CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll1Freq()
97 pllnum = (CGC_RTD->PLL1NUM & CGC_PLL1NUM_NUM_MASK) >> CGC_PLL1NUM_NUM_SHIFT; in getPll1Freq()
98 plldenom = (CGC_RTD->PLL1DENOM & CGC_PLL1DENOM_DENOM_MASK) >> CGC_PLL1DENOM_DENOM_SHIFT; in getPll1Freq()
100 mult = (CGC_RTD->PLL1CFG & CGC_PLL1CFG_MULT_MASK) >> CGC_PLL1CFG_MULT_SHIFT; in getPll1Freq()
148 switch (CGC_RTD->CM33CLK & CGC_CM33CLK_SCS_MASK) in SystemCoreClockUpdate()
157 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
163 … fracValue = (CGC_RTD->PLL1PFDCFG & CGC_PLL1PFDCFG_PFD0_MASK) >> CGC_PLL1PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
187 … CGCOUTClock /= ((CGC_RTD->CM33CLK & CGC_CM33CLK_DIVCORE_MASK) >> CGC_CM33CLK_DIVCORE_SHIFT) + 1U; in SystemCoreClockUpdate()
Dsystem_MIMX8UD3_dsp0.c68 if ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_SOURCE_MASK) != 0UL) /* If use FRO24M */ in getPll0Freq()
77 mult = ((CGC_RTD->PLL0CFG & CGC_PLL0CFG_MULT_MASK) >> CGC_PLL0CFG_MULT_SHIFT); in getPll0Freq()
98 switch (CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_SCS_MASK) in SystemCoreClockUpdate()
107 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD0_MASK) >> CGC_PLL0PFDCFG_PFD0_SHIFT; in SystemCoreClockUpdate()
113 … fracValue = (CGC_RTD->PLL0PFDCFG & CGC_PLL0PFDCFG_PFD1_MASK) >> CGC_PLL0PFDCFG_PFD1_SHIFT; in SystemCoreClockUpdate()
137 …CGCOUTClock /= ((CGC_RTD->FUSIONCLK & CGC_FUSIONCLK_DIVCORE_MASK) >> CGC_FUSIONCLK_DIVCORE_SHIFT) … in SystemCoreClockUpdate()
DMIMX8UD3_cm33.h6564 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6570 #define CGC_BASE_PTRS { CGC_RTD }
6579 #define CGC_RTD ((CGC_Type *)CGC_RTD_BASE) macro
6583 #define CGC_BASE_PTRS { CGC_RTD }
/hal_nxp-latest/mcux/mcux-sdk/boards/evkmimx8ulp/
Dclock_config.c388 … if (((CGC_RTD->CM33CLK & CGC_CM33CLK_SCS_MASK) >> CGC_CM33CLK_SCS_SHIFT) != kCGC_RtdSysClkSrcFro) in BOARD_SwitchToFROClk()
396 CGC_RTD->FROCSR = (uint32_t)g_cgcFroConfig.enableMode; in BOARD_SwitchToFROClk()
399 while (0UL == (CGC_RTD->FROCSR & CGC_FROCSR_FROVLD_MASK)) in BOARD_SwitchToFROClk()
428 CGC_RTD->PLL0CSR = 0; in BOARD_DisablePlls()
429 CGC_RTD->PLL1CSR = 0; in BOARD_DisablePlls()

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