1 /*
2  * Copyright 2020-2023 NXP
3  *
4  * SPDX-License-Identifier: BSD-3-Clause
5  */
6 
7 #ifndef QSPI_IP_HYPERFLASHREGS_H
8 #define QSPI_IP_HYPERFLASHREGS_H
9 
10 #ifdef __cplusplus
11 extern "C"{
12 #endif
13 
14 
15 /*==================================================================================================
16  *                              SOURCE FILE VERSION INFORMATION
17 ==================================================================================================*/
18 #define QSPI_IP_HYPERFLASHREGS_VENDOR_ID_H                    43
19 #define QSPI_IP_HYPERFLASHREGS_AR_RELEASE_MAJOR_VERSION_H     4
20 #define QSPI_IP_HYPERFLASHREGS_AR_RELEASE_MINOR_VERSION_H     7
21 #define QSPI_IP_HYPERFLASHREGS_AR_RELEASE_REVISION_VERSION_H  0
22 #define QSPI_IP_HYPERFLASHREGS_SW_MAJOR_VERSION_H             3
23 #define QSPI_IP_HYPERFLASHREGS_SW_MINOR_VERSION_H             0
24 #define QSPI_IP_HYPERFLASHREGS_SW_PATCH_VERSION_H             0
25 
26 
27 /*******************************************************************************
28  *                                       DEFINITIONS
29  ******************************************************************************/
30 
31 /* Macros for Status Register bits manipulation */
32 
33 #define QSPI_IP_HF_SR_ESTAT_MASK           0x100u
34 #define QSPI_IP_HF_SR_ESTAT_SHIFT          8u
35 #define QSPI_IP_HF_SR_ESTAT(x)             (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_ESTAT_SHIFT))&QSPI_IP_HF_SR_ESTAT_MASK)
36 
37 #define QSPI_IP_HF_SR_SLSB_MASK            0x200u
38 #define QSPI_IP_HF_SR_SLSB_SHIFT           9u
39 #define QSPI_IP_HF_SR_SLSB(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_SLSB_SHIFT))&QSPI_IP_HF_SR_SLSB_MASK)
40 
41 #define QSPI_IP_HF_SR_PSSB_MASK            0x400u
42 #define QSPI_IP_HF_SR_PSSB_SHIFT           10u
43 #define QSPI_IP_HF_SR_PSSB(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_PSSB_SHIFT))&QSPI_IP_HF_SR_PSSB_MASK)
44 
45 #define QSPI_IP_HF_SR_WBASB_MASK           0x800u
46 #define QSPI_IP_HF_SR_WBASB_SHIFT          11u
47 #define QSPI_IP_HF_SR_WBASB(x)             (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_WBASB_SHIFT))&QSPI_IP_HF_SR_WBASB_MASK)
48 
49 #define QSPI_IP_HF_SR_PSB_MASK             0x1000u
50 #define QSPI_IP_HF_SR_PSB_SHIFT            12u
51 #define QSPI_IP_HF_SR_PSB(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_PSB_SHIFT))&QSPI_IP_HF_SR_PSB_MASK)
52 
53 #define QSPI_IP_HF_SR_ESB_MASK             0x2000u
54 #define QSPI_IP_HF_SR_ESB_SHIFT            13u
55 #define QSPI_IP_HF_SR_ESB(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_ESB_SHIFT))&QSPI_IP_HF_SR_ESB_MASK)
56 
57 #define QSPI_IP_HF_SR_ESSB_MASK            0x4000u
58 #define QSPI_IP_HF_SR_ESSB_SHIFT           14u
59 #define QSPI_IP_HF_SR_ESSB(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_ESSB_SHIFT))&QSPI_IP_HF_SR_ESSB_MASK)
60 
61 #define QSPI_IP_HF_SR_DRB_MASK             0x8000u
62 #define QSPI_IP_HF_SR_DRB_SHIFT            15u
63 #define QSPI_IP_HF_SR_DRB(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_DRB_SHIFT))&QSPI_IP_HF_SR_DRB_MASK)
64 
65 #define QSPI_IP_HF_SR_CRCSSB_MASK          0x1u
66 #define QSPI_IP_HF_SR_CRCSSB_SHIFT         1u
67 #define QSPI_IP_HF_SR_CRCSSB(x)            (((uint16)(((uint16)(x)) << QSPI_IP_HF_SR_CRCSSB_SHIFT))&QSPI_IP_HF_SR_CRCSSB_MASK)
68 
69  /* Macros for x-Volatile Configuration Register */
70 
71 #define QSPI_IP_HF_xVCR_BL_MASK             0x300u
72 #define QSPI_IP_HF_xVCR_BL_SHIFT            8u
73 #define QSPI_IP_HF_xVCR_BL(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_BL_SHIFT))&QSPI_IP_HF_xVCR_BL_MASK)
74 
75 #define QSPI_IP_HF_xVCR_RWDS_MASK           0x400u
76 #define QSPI_IP_HF_xVCR_RWDS_SHIFT          10u
77 #define QSPI_IP_HF_xVCR_RWDS(x)             (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_RWDS_SHIFT))&QSPI_IP_HF_xVCR_RWDS_MASK)
78 
79 #define QSPI_IP_HF_xVCR_RL_MASK             0xF000u
80 #define QSPI_IP_HF_xVCR_RL_SHIFT            12u
81 #define QSPI_IP_HF_xVCR_RL(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_RL_SHIFT))&QSPI_IP_HF_xVCR_RL_MASK)
82 
83 #define QSPI_IP_HF_xVCR_PSM_MASK            0x3u
84 #define QSPI_IP_HF_xVCR_PSM_SHIFT           0u
85 #define QSPI_IP_HF_xVCR_PSM(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_PSM_SHIFT))&QSPI_IP_HF_xVCR_PSM_MASK)
86 
87 #define QSPI_IP_HF_xVCR_SSR_MASK            0x4u
88 #define QSPI_IP_HF_xVCR_SSR_SHIFT           2u
89 #define QSPI_IP_HF_xVCR_SSR(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_SSR_SHIFT))&QSPI_IP_HF_xVCR_SSR_MASK)
90 
91 #define QSPI_IP_HF_xVCR_FRZ_MASK            0x8u
92 #define QSPI_IP_HF_xVCR_FRZ_SHIFT           3u
93 #define QSPI_IP_HF_xVCR_FRZ(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_FRZ_SHIFT))&QSPI_IP_HF_xVCR_FRZ_MASK)
94 
95 #define QSPI_IP_HF_xVCR_DS_MASK             0x70u
96 #define QSPI_IP_HF_xVCR_DS_SHIFT            4u
97 #define QSPI_IP_HF_xVCR_DS(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_xVCR_DS_SHIFT))&QSPI_IP_HF_xVCR_DS_MASK)
98 
99 /* Reserved bits of the Volatile/Non-Volatile Configuration register */
100 
101 #define QSPI_IP_HF_xVCR_RESERVED_BIT_3      0x800u
102 #define QSPI_IP_HF_xVCR_RESERVED_BIT_16     0x80
103 
104 /* Macros for ASP Register bits manipulation */
105 #define QSPI_IP_HF_ASPR_READ_PASS_MODE_MASK  0x2000u
106 #define QSPI_IP_HF_ASPR_READ_PASS_MODE_SHIFT 13u
107 #define QSPI_IP_HF_ASPR_READ_PASS_MODE(x)    (((uint16)(((uint16)(x)) << QSPI_IP_HF_ASPR_READ_PASS_MODE_SHIFT))&QSPI_IP_HF_ASPR_READ_PASS_MODE_MASK)
108 
109 #define QSPI_IP_HF_ASPR_PROTECT_MODE_MASK    0x600u
110 #define QSPI_IP_HF_ASPR_PROTECT_MODE_SHIFT   9u
111 #define QSPI_IP_HF_ASPR_PROTECT_MODE(x)      (((uint16)(((uint16)(x)) << QSPI_IP_HF_ASPR_PROTECT_MODE_SHIFT))&QSPI_IP_HF_ASPR_PROTECT_MODE_MASK)
112 
113 #define QSPI_IP_HF_ASPR_HYB_BURST_MASK       0x8u
114 #define QSPI_IP_HF_ASPR_HYB_BURST_SHIFT      3u
115 #define QSPI_IP_HF_ASPR_HYB_BURST(x)         (((uint16)(((uint16)(x)) << QSPI_IP_HF_ASPR_HYB_BURST_SHIFT))&QSPI_IP_HF_ASPR_HYB_BURST_MASK)
116 
117 #define QSPI_IP_HF_ASPR_DEC_ECC_MASK         0x2u
118 #define QSPI_IP_HF_ASPR_DEC_ECC_SHIFT        1u
119 #define QSPI_IP_HF_ASPR_DEC_ECC(x)           (((uint16)(((uint16)(x)) << QSPI_IP_HF_ASPR_DEC_ECC_SHIFT))&QSPI_IP_HF_ASPR_DEC_ECC_MASK)
120 
121 #define QSPI_IP_HF_ASPR_RESERVED_MASK        0xD9F4u
122 
123 /* Interrupt Configuration Register bits manipulation */
124 
125 #define QSPI_IP_HF_ICR_IOE_MASK              0x80u
126 #define QSPI_IP_HF_ICR_IOE_SHIFT             7u
127 #define QSPI_IP_HF_ICR_IOE(x)                (((uint16)(((uint16)(x)) << QSPI_IP_HF_ICR_IOE_SHIFT))&QSPI_IP_HF_ICR_IOE_MASK)
128 
129 #define QSPI_IP_HF_ICR_READY_MASK            0x1000u
130 #define QSPI_IP_HF_ICR_READY_SHIFT           12u
131 #define QSPI_IP_HF_ICR_READY(x)              (((uint16)(((uint16)(x)) << QSPI_IP_HF_ICR_READY_SHIFT))&QSPI_IP_HF_ICR_READY_MASK)
132 
133 #define QSPI_IP_HF_ICR_2BIT_DET_MASK         0x200u
134 #define QSPI_IP_HF_ICR_2BIT_DET_SHIFT        9u
135 #define QSPI_IP_HF_ICR_2BIT_DET(x)           (((uint16)(((uint16)(x)) << QSPI_IP_HF_ICR_2BIT_DET_SHIFT))&QSPI_IP_HF_ICR_2BIT_DET_MASK)
136 
137 #define QSPI_IP_HF_ICR_1BIT_DET_MASK         0x100u
138 #define QSPI_IP_HF_ICR_1BIT_DET_SHIFT        8u
139 #define QSPI_IP_HF_ICR_1BIT_DET(x)           (((uint16)(((uint16)(x)) << QSPI_IP_HF_ICR_1BIT_DET_SHIFT))&QSPI_IP_HF_ICR_1BIT_DET_MASK)
140 
141 /* Interrupt Status Register bits manipulation       */
142 
143 #define QSPI_IP_HF_ISR_IOE_MASK               0x80u
144 #define QSPI_IP_HF_ISR_IOE_SHIFT              7u
145 #define QSPI_IP_HF_ISR_IOE(x)                 (((uint16)(((uint16)(x)) << QSPI_IP_HF_ISR_IOE_SHIFT))&QSPI_IP_HF_ISR_IOE_MASK)
146 
147 #define QSPI_IP_HF_ISR_POR_MASK               0x400u
148 #define QSPI_IP_HF_ISR_POR_SHIFT              10u
149 #define QSPI_IP_HF_ISR_POR(x)                 (((uint16)(((uint16)(x)) << QSPI_IP_HF_ISR_POR_SHIFT))&QSPI_IP_HF_ISR_POR_MASK)
150 
151 #define QSPI_IP_HF_ISR_READY_MASK             0x1000u
152 #define QSPI_IP_HF_ISR_READY_SHIFT            12u
153 #define QSPI_IP_HF_ISR_READY(x)               (((uint16)(((uint16)(x)) << QSPI_IP_HF_ISR_READY_SHIFT))&QSPI_IP_HF_ISR_READY_MASK)
154 
155 #define QSPI_IP_HF_ISR_2BIT_DET_MASK          0x200u
156 #define QSPI_IP_HF_ISR_2BIT_DET_SHIFT         9u
157 #define QSPI_IP_HF_ISR_2BIT_DET(x)            (((uint16)(((uint16)(x)) << QSPI_IP_HF_ISR_2BIT_DET_SHIFT))&QSPI_IP_HF_ISR_2BIT_DET_MASK)
158 
159 #define QSPI_IP_HF_ISR_1BIT_DET_MASK          0x100u
160 #define QSPI_IP_HF_ISR_1BIT_DET_SHIFT         8u
161 #define QSPI_IP_HF_ISR_1BIT_DET(x)           (((uint16)(((uint16)(x)) << QSPI_IP_HF_ISR_1BIT_DET_SHIFT))&QSPI_IP_HF_ISR_1BIT_DET_MASK)
162 
163 /* ECC Status Register bits manipulation */
164 #define QSPI_IP_HF_ECCSR_2BIT_DET_MASK        0x1000u
165 #define QSPI_IP_HF_ECCSR_2BIT_DET_SHIFT       12u
166 #define QSPI_IP_HF_ECCSR_2BIT_DET(x)          (((uint16)(((uint16)(x)) << QSPI_IP_HF_ECCSR_2BIT_DET_SHIFT))&QSPI_IP_HF_ECCSR_2BIT_DET_MASK)
167 
168 #define QSPI_IP_HF_ECCSR_1BIT_CR_MASK        0x800u
169 #define QSPI_IP_HF_ECCSR_1BIT_CR_SHIFT       11u
170 #define QSPI_IP_HF_ECCSR_1BIT_CR(x)          (((uint16)(((uint16)(x)) << QSPI_IP_HF_ECCSR_1BIT_CR_SHIFT))&QSPI_IP_HF_ECCSR_1BIT_CR_MASK)
171 
172 #define QSPI_IP_HF_ECCSR_ERR_ECC_MASK         0x400u
173 #define QSPI_IP_HF_ECCSR_ERR_ECC_SHIFT        10u
174 #define QSPI_IP_HF_ECCSR_ERR_ECC(x)           (((uint16)(((uint16)(x)) << QSPI_IP_HF_ECCSR_ERR_ECC_SHIFT))&QSPI_IP_HF_ECCSR_ERR_ECC_MASK)
175 
176 #define QSPI_IP_HF_ECCSR_ERRECC_UNIT_MASK     0x200u
177 #define QSPI_IP_HF_ECCSR_ERRECC_UNIT_SHIFT    9u
178 #define QSPI_IP_HF_ECCSR_ERRECC_UNIT(x)       (((uint16)(((uint16)(x)) << QSPI_IP_HF_ECCSR_ERRECC_UNIT_SHIFT))&QSPI_IP_HF_ECCSR_ERRECC_UNIT_MASK)
179 
180 #define QSPI_IP_HF_ECCSR_ECC_DISABLED_MASK    0x100u
181 #define QSPI_IP_HF_ECCSR_ECC_DISABLED_SHIFT   8u
182 #define QSPI_IP_HF_ECCSR_ECC_DISABLED(x)      (((uint16)(((uint16)(x)) << QSPI_IP_HF_ECCSR_ECC_DISABLED_SHIFT))&QSPI_IP_HF_ECCSR_ECC_DISABLED_MASK)
183 
184 #ifdef __cplusplus
185 }
186 #endif
187 
188 
189 #endif /* QSPI_IP_HYPERFLASHREGS_H */
190