1 /* 2 * Copyright 1997-2016 Freescale Semiconductor, Inc. 3 * Copyright 2016-2022 NXP 4 * 5 * SPDX-License-Identifier: BSD-3-Clause 6 */ 7 8 /*! 9 * @file S32Z2_GPR3_PCTL.h 10 * @version 1.8 11 * @date 2022-07-13 12 * @brief Peripheral Access Layer for S32Z2_GPR3_PCTL 13 * 14 * This file contains register definitions and macros for easy access to their 15 * bit fields. 16 * 17 * This file assumes LITTLE endian system. 18 */ 19 20 /** 21 * @page misra_violations MISRA-C:2012 violations 22 * 23 * @section [global] 24 * Violates MISRA 2012 Advisory Rule 2.3, local typedef not referenced 25 * The SoC header defines typedef for all modules. 26 * 27 * @section [global] 28 * Violates MISRA 2012 Advisory Rule 2.5, local macro not referenced 29 * The SoC header defines macros for all modules and registers. 30 * 31 * @section [global] 32 * Violates MISRA 2012 Advisory Directive 4.9, Function-like macro 33 * These are generated macros used for accessing the bit-fields from registers. 34 * 35 * @section [global] 36 * Violates MISRA 2012 Required Rule 5.1, identifier clash 37 * The supported compilers use more than 31 significant characters for identifiers. 38 * 39 * @section [global] 40 * Violates MISRA 2012 Required Rule 5.2, identifier clash 41 * The supported compilers use more than 31 significant characters for identifiers. 42 * 43 * @section [global] 44 * Violates MISRA 2012 Required Rule 5.4, identifier clash 45 * The supported compilers use more than 31 significant characters for identifiers. 46 * 47 * @section [global] 48 * Violates MISRA 2012 Required Rule 5.5, identifier clash 49 * The supported compilers use more than 31 significant characters for identifiers. 50 * 51 * @section [global] 52 * Violates MISRA 2012 Required Rule 21.1, defined macro '__I' is reserved to the compiler 53 * This type qualifier is needed to ensure correct I/O access and addressing. 54 */ 55 56 /* Prevention from multiple including the same memory map */ 57 #if !defined(S32Z2_GPR3_PCTL_H_) /* Check if memory map has not been already included */ 58 #define S32Z2_GPR3_PCTL_H_ 59 60 #include "S32Z2_COMMON.h" 61 62 /* ---------------------------------------------------------------------------- 63 -- GPR3_PCTL Peripheral Access Layer 64 ---------------------------------------------------------------------------- */ 65 66 /*! 67 * @addtogroup GPR3_PCTL_Peripheral_Access_Layer GPR3_PCTL Peripheral Access Layer 68 * @{ 69 */ 70 71 /** GPR3_PCTL - Register Layout Typedef */ 72 typedef struct { 73 __IO uint32_t EDMA3PCTL; /**< eDMA_3 Clock Control Enable, offset: 0x0 */ 74 __IO uint32_t EDMACEPCTL; /**< CE_eDMA Clock Control Enable, offset: 0x4 */ 75 uint8_t RESERVED_0[4]; 76 __IO uint32_t CAN0PCTL; /**< CE_CAN_0 Clock Control Enable, offset: 0xC */ 77 __IO uint32_t CAN1PCTL; /**< CE_CAN_1 Clock Control Enable, offset: 0x10 */ 78 __IO uint32_t CAN2PCTL; /**< CE_CAN_2 Clock Control Enable, offset: 0x14 */ 79 __IO uint32_t CAN3PCTL; /**< CE_CAN_3 Clock Control Enable, offset: 0x18 */ 80 __IO uint32_t CAN4PCTL; /**< CE_CAN_4 Clock Control Enable, offset: 0x1C */ 81 __IO uint32_t CAN5PCTL; /**< CE_CAN_5 Clock Control Enable, offset: 0x20 */ 82 __IO uint32_t CAN6PCTL; /**< CE_CAN_6 Clock Control Enable, offset: 0x24 */ 83 __IO uint32_t CAN7PCTL; /**< CE_CAN_7 Clock Control Enable, offset: 0x28 */ 84 __IO uint32_t CAN8PCTL; /**< CE_CAN_8 Clock Control Enable, offset: 0x2C */ 85 __IO uint32_t CAN9PCTL; /**< CE_CAN_9 Clock Control Enable, offset: 0x30 */ 86 __IO uint32_t CAN10PCTL; /**< CE_CAN_10 Clock Control Enable, offset: 0x34 */ 87 __IO uint32_t CAN11PCTL; /**< CE_CAN_11 Clock Control Enable, offset: 0x38 */ 88 __IO uint32_t CAN12PCTL; /**< CE_CAN_12 Clock Control Enable, offset: 0x3C */ 89 __IO uint32_t CAN13PCTL; /**< CE_CAN_13 Clock Control Enable, offset: 0x40 */ 90 __IO uint32_t CAN14PCTL; /**< CE_CAN_14 Clock Control Enable, offset: 0x44 */ 91 __IO uint32_t CAN15PCTL; /**< CE_CAN_15 Clock Control Enable, offset: 0x48 */ 92 __IO uint32_t CAN16PCTL; /**< CE_CAN_16 Clock Control Enable, offset: 0x4C */ 93 __IO uint32_t CAN17PCTL; /**< CE_CAN_17 Clock Control Enable, offset: 0x50 */ 94 __IO uint32_t CAN18PCTL; /**< CE_CAN_18 Clock Control Enable, offset: 0x54 */ 95 __IO uint32_t CAN19PCTL; /**< CE_CAN_19 Clock Control Enable, offset: 0x58 */ 96 __IO uint32_t CAN20PCTL; /**< CE_CAN_20 Clock Control Enable, offset: 0x5C */ 97 __IO uint32_t CAN21PCTL; /**< CE_CAN_21 Clock Control Enable, offset: 0x60 */ 98 __IO uint32_t CAN22PCTL; /**< CE_CAN_22 Clock Control Enable, offset: 0x64 */ 99 __IO uint32_t CAN23PCTL; /**< CE_CAN_23 Clock Control Enable, offset: 0x68 */ 100 __IO uint32_t PIT0PCTL; /**< CE_PIT_0 Clock Control Enable, offset: 0x6C */ 101 __IO uint32_t PIT1PCTL; /**< CE_PIT_1 Clock Control Enable, offset: 0x70 */ 102 __IO uint32_t PIT2PCTL; /**< CE_PIT_2 Clock Control Enable, offset: 0x74 */ 103 __IO uint32_t PIT3PCTL; /**< CE_PIT_3 Clock Control Enable, offset: 0x78 */ 104 __IO uint32_t PIT4PCTL; /**< CE_PIT_4 Clock Control Enable, offset: 0x7C */ 105 __IO uint32_t PIT5PCTL; /**< CE_PIT_5 Clock Control Enable, offset: 0x80 */ 106 __IO uint32_t RXLUTPCTL; /**< RXLUT Clock Control Enable, offset: 0x84 */ 107 } GPR3_PCTL_Type, *GPR3_PCTL_MemMapPtr; 108 109 /** Number of instances of the GPR3_PCTL module. */ 110 #define GPR3_PCTL_INSTANCE_COUNT (1u) 111 112 /* GPR3_PCTL - Peripheral instance base addresses */ 113 /** Peripheral GPR3_PCTL base address */ 114 #define IP_GPR3_PCTL_BASE (0x41810000u) 115 /** Peripheral GPR3_PCTL base pointer */ 116 #define IP_GPR3_PCTL ((GPR3_PCTL_Type *)IP_GPR3_PCTL_BASE) 117 /** Array initializer of GPR3_PCTL peripheral base addresses */ 118 #define IP_GPR3_PCTL_BASE_ADDRS { IP_GPR3_PCTL_BASE } 119 /** Array initializer of GPR3_PCTL peripheral base pointers */ 120 #define IP_GPR3_PCTL_BASE_PTRS { IP_GPR3_PCTL } 121 122 /* ---------------------------------------------------------------------------- 123 -- GPR3_PCTL Register Masks 124 ---------------------------------------------------------------------------- */ 125 126 /*! 127 * @addtogroup GPR3_PCTL_Register_Masks GPR3_PCTL Register Masks 128 * @{ 129 */ 130 131 /*! @name EDMA3PCTL - eDMA_3 Clock Control Enable */ 132 /*! @{ */ 133 134 #define GPR3_PCTL_EDMA3PCTL_PCTL_MASK (0x1U) 135 #define GPR3_PCTL_EDMA3PCTL_PCTL_SHIFT (0U) 136 #define GPR3_PCTL_EDMA3PCTL_PCTL_WIDTH (1U) 137 #define GPR3_PCTL_EDMA3PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_EDMA3PCTL_PCTL_SHIFT)) & GPR3_PCTL_EDMA3PCTL_PCTL_MASK) 138 /*! @} */ 139 140 /*! @name EDMACEPCTL - CE_eDMA Clock Control Enable */ 141 /*! @{ */ 142 143 #define GPR3_PCTL_EDMACEPCTL_PCTL_MASK (0x1U) 144 #define GPR3_PCTL_EDMACEPCTL_PCTL_SHIFT (0U) 145 #define GPR3_PCTL_EDMACEPCTL_PCTL_WIDTH (1U) 146 #define GPR3_PCTL_EDMACEPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_EDMACEPCTL_PCTL_SHIFT)) & GPR3_PCTL_EDMACEPCTL_PCTL_MASK) 147 /*! @} */ 148 149 /*! @name CAN0PCTL - CE_CAN_0 Clock Control Enable */ 150 /*! @{ */ 151 152 #define GPR3_PCTL_CAN0PCTL_PCTL_MASK (0x1U) 153 #define GPR3_PCTL_CAN0PCTL_PCTL_SHIFT (0U) 154 #define GPR3_PCTL_CAN0PCTL_PCTL_WIDTH (1U) 155 #define GPR3_PCTL_CAN0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN0PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN0PCTL_PCTL_MASK) 156 /*! @} */ 157 158 /*! @name CAN1PCTL - CE_CAN_1 Clock Control Enable */ 159 /*! @{ */ 160 161 #define GPR3_PCTL_CAN1PCTL_PCTL_MASK (0x1U) 162 #define GPR3_PCTL_CAN1PCTL_PCTL_SHIFT (0U) 163 #define GPR3_PCTL_CAN1PCTL_PCTL_WIDTH (1U) 164 #define GPR3_PCTL_CAN1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN1PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN1PCTL_PCTL_MASK) 165 /*! @} */ 166 167 /*! @name CAN2PCTL - CE_CAN_2 Clock Control Enable */ 168 /*! @{ */ 169 170 #define GPR3_PCTL_CAN2PCTL_PCTL_MASK (0x1U) 171 #define GPR3_PCTL_CAN2PCTL_PCTL_SHIFT (0U) 172 #define GPR3_PCTL_CAN2PCTL_PCTL_WIDTH (1U) 173 #define GPR3_PCTL_CAN2PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN2PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN2PCTL_PCTL_MASK) 174 /*! @} */ 175 176 /*! @name CAN3PCTL - CE_CAN_3 Clock Control Enable */ 177 /*! @{ */ 178 179 #define GPR3_PCTL_CAN3PCTL_PCTL_MASK (0x1U) 180 #define GPR3_PCTL_CAN3PCTL_PCTL_SHIFT (0U) 181 #define GPR3_PCTL_CAN3PCTL_PCTL_WIDTH (1U) 182 #define GPR3_PCTL_CAN3PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN3PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN3PCTL_PCTL_MASK) 183 /*! @} */ 184 185 /*! @name CAN4PCTL - CE_CAN_4 Clock Control Enable */ 186 /*! @{ */ 187 188 #define GPR3_PCTL_CAN4PCTL_PCTL_MASK (0x1U) 189 #define GPR3_PCTL_CAN4PCTL_PCTL_SHIFT (0U) 190 #define GPR3_PCTL_CAN4PCTL_PCTL_WIDTH (1U) 191 #define GPR3_PCTL_CAN4PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN4PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN4PCTL_PCTL_MASK) 192 /*! @} */ 193 194 /*! @name CAN5PCTL - CE_CAN_5 Clock Control Enable */ 195 /*! @{ */ 196 197 #define GPR3_PCTL_CAN5PCTL_PCTL_MASK (0x1U) 198 #define GPR3_PCTL_CAN5PCTL_PCTL_SHIFT (0U) 199 #define GPR3_PCTL_CAN5PCTL_PCTL_WIDTH (1U) 200 #define GPR3_PCTL_CAN5PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN5PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN5PCTL_PCTL_MASK) 201 /*! @} */ 202 203 /*! @name CAN6PCTL - CE_CAN_6 Clock Control Enable */ 204 /*! @{ */ 205 206 #define GPR3_PCTL_CAN6PCTL_PCTL_MASK (0x1U) 207 #define GPR3_PCTL_CAN6PCTL_PCTL_SHIFT (0U) 208 #define GPR3_PCTL_CAN6PCTL_PCTL_WIDTH (1U) 209 #define GPR3_PCTL_CAN6PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN6PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN6PCTL_PCTL_MASK) 210 /*! @} */ 211 212 /*! @name CAN7PCTL - CE_CAN_7 Clock Control Enable */ 213 /*! @{ */ 214 215 #define GPR3_PCTL_CAN7PCTL_PCTL_MASK (0x1U) 216 #define GPR3_PCTL_CAN7PCTL_PCTL_SHIFT (0U) 217 #define GPR3_PCTL_CAN7PCTL_PCTL_WIDTH (1U) 218 #define GPR3_PCTL_CAN7PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN7PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN7PCTL_PCTL_MASK) 219 /*! @} */ 220 221 /*! @name CAN8PCTL - CE_CAN_8 Clock Control Enable */ 222 /*! @{ */ 223 224 #define GPR3_PCTL_CAN8PCTL_PCTL_MASK (0x1U) 225 #define GPR3_PCTL_CAN8PCTL_PCTL_SHIFT (0U) 226 #define GPR3_PCTL_CAN8PCTL_PCTL_WIDTH (1U) 227 #define GPR3_PCTL_CAN8PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN8PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN8PCTL_PCTL_MASK) 228 /*! @} */ 229 230 /*! @name CAN9PCTL - CE_CAN_9 Clock Control Enable */ 231 /*! @{ */ 232 233 #define GPR3_PCTL_CAN9PCTL_PCTL_MASK (0x1U) 234 #define GPR3_PCTL_CAN9PCTL_PCTL_SHIFT (0U) 235 #define GPR3_PCTL_CAN9PCTL_PCTL_WIDTH (1U) 236 #define GPR3_PCTL_CAN9PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN9PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN9PCTL_PCTL_MASK) 237 /*! @} */ 238 239 /*! @name CAN10PCTL - CE_CAN_10 Clock Control Enable */ 240 /*! @{ */ 241 242 #define GPR3_PCTL_CAN10PCTL_PCTL_MASK (0x1U) 243 #define GPR3_PCTL_CAN10PCTL_PCTL_SHIFT (0U) 244 #define GPR3_PCTL_CAN10PCTL_PCTL_WIDTH (1U) 245 #define GPR3_PCTL_CAN10PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN10PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN10PCTL_PCTL_MASK) 246 /*! @} */ 247 248 /*! @name CAN11PCTL - CE_CAN_11 Clock Control Enable */ 249 /*! @{ */ 250 251 #define GPR3_PCTL_CAN11PCTL_PCTL_MASK (0x1U) 252 #define GPR3_PCTL_CAN11PCTL_PCTL_SHIFT (0U) 253 #define GPR3_PCTL_CAN11PCTL_PCTL_WIDTH (1U) 254 #define GPR3_PCTL_CAN11PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN11PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN11PCTL_PCTL_MASK) 255 /*! @} */ 256 257 /*! @name CAN12PCTL - CE_CAN_12 Clock Control Enable */ 258 /*! @{ */ 259 260 #define GPR3_PCTL_CAN12PCTL_PCTL_MASK (0x1U) 261 #define GPR3_PCTL_CAN12PCTL_PCTL_SHIFT (0U) 262 #define GPR3_PCTL_CAN12PCTL_PCTL_WIDTH (1U) 263 #define GPR3_PCTL_CAN12PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN12PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN12PCTL_PCTL_MASK) 264 /*! @} */ 265 266 /*! @name CAN13PCTL - CE_CAN_13 Clock Control Enable */ 267 /*! @{ */ 268 269 #define GPR3_PCTL_CAN13PCTL_PCTL_MASK (0x1U) 270 #define GPR3_PCTL_CAN13PCTL_PCTL_SHIFT (0U) 271 #define GPR3_PCTL_CAN13PCTL_PCTL_WIDTH (1U) 272 #define GPR3_PCTL_CAN13PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN13PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN13PCTL_PCTL_MASK) 273 /*! @} */ 274 275 /*! @name CAN14PCTL - CE_CAN_14 Clock Control Enable */ 276 /*! @{ */ 277 278 #define GPR3_PCTL_CAN14PCTL_PCTL_MASK (0x1U) 279 #define GPR3_PCTL_CAN14PCTL_PCTL_SHIFT (0U) 280 #define GPR3_PCTL_CAN14PCTL_PCTL_WIDTH (1U) 281 #define GPR3_PCTL_CAN14PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN14PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN14PCTL_PCTL_MASK) 282 /*! @} */ 283 284 /*! @name CAN15PCTL - CE_CAN_15 Clock Control Enable */ 285 /*! @{ */ 286 287 #define GPR3_PCTL_CAN15PCTL_PCTL_MASK (0x1U) 288 #define GPR3_PCTL_CAN15PCTL_PCTL_SHIFT (0U) 289 #define GPR3_PCTL_CAN15PCTL_PCTL_WIDTH (1U) 290 #define GPR3_PCTL_CAN15PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN15PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN15PCTL_PCTL_MASK) 291 /*! @} */ 292 293 /*! @name CAN16PCTL - CE_CAN_16 Clock Control Enable */ 294 /*! @{ */ 295 296 #define GPR3_PCTL_CAN16PCTL_PCTL_MASK (0x1U) 297 #define GPR3_PCTL_CAN16PCTL_PCTL_SHIFT (0U) 298 #define GPR3_PCTL_CAN16PCTL_PCTL_WIDTH (1U) 299 #define GPR3_PCTL_CAN16PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN16PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN16PCTL_PCTL_MASK) 300 /*! @} */ 301 302 /*! @name CAN17PCTL - CE_CAN_17 Clock Control Enable */ 303 /*! @{ */ 304 305 #define GPR3_PCTL_CAN17PCTL_PCTL_MASK (0x1U) 306 #define GPR3_PCTL_CAN17PCTL_PCTL_SHIFT (0U) 307 #define GPR3_PCTL_CAN17PCTL_PCTL_WIDTH (1U) 308 #define GPR3_PCTL_CAN17PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN17PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN17PCTL_PCTL_MASK) 309 /*! @} */ 310 311 /*! @name CAN18PCTL - CE_CAN_18 Clock Control Enable */ 312 /*! @{ */ 313 314 #define GPR3_PCTL_CAN18PCTL_PCTL_MASK (0x1U) 315 #define GPR3_PCTL_CAN18PCTL_PCTL_SHIFT (0U) 316 #define GPR3_PCTL_CAN18PCTL_PCTL_WIDTH (1U) 317 #define GPR3_PCTL_CAN18PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN18PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN18PCTL_PCTL_MASK) 318 /*! @} */ 319 320 /*! @name CAN19PCTL - CE_CAN_19 Clock Control Enable */ 321 /*! @{ */ 322 323 #define GPR3_PCTL_CAN19PCTL_PCTL_MASK (0x1U) 324 #define GPR3_PCTL_CAN19PCTL_PCTL_SHIFT (0U) 325 #define GPR3_PCTL_CAN19PCTL_PCTL_WIDTH (1U) 326 #define GPR3_PCTL_CAN19PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN19PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN19PCTL_PCTL_MASK) 327 /*! @} */ 328 329 /*! @name CAN20PCTL - CE_CAN_20 Clock Control Enable */ 330 /*! @{ */ 331 332 #define GPR3_PCTL_CAN20PCTL_PCTL_MASK (0x1U) 333 #define GPR3_PCTL_CAN20PCTL_PCTL_SHIFT (0U) 334 #define GPR3_PCTL_CAN20PCTL_PCTL_WIDTH (1U) 335 #define GPR3_PCTL_CAN20PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN20PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN20PCTL_PCTL_MASK) 336 /*! @} */ 337 338 /*! @name CAN21PCTL - CE_CAN_21 Clock Control Enable */ 339 /*! @{ */ 340 341 #define GPR3_PCTL_CAN21PCTL_PCTL_MASK (0x1U) 342 #define GPR3_PCTL_CAN21PCTL_PCTL_SHIFT (0U) 343 #define GPR3_PCTL_CAN21PCTL_PCTL_WIDTH (1U) 344 #define GPR3_PCTL_CAN21PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN21PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN21PCTL_PCTL_MASK) 345 /*! @} */ 346 347 /*! @name CAN22PCTL - CE_CAN_22 Clock Control Enable */ 348 /*! @{ */ 349 350 #define GPR3_PCTL_CAN22PCTL_PCTL_MASK (0x1U) 351 #define GPR3_PCTL_CAN22PCTL_PCTL_SHIFT (0U) 352 #define GPR3_PCTL_CAN22PCTL_PCTL_WIDTH (1U) 353 #define GPR3_PCTL_CAN22PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN22PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN22PCTL_PCTL_MASK) 354 /*! @} */ 355 356 /*! @name CAN23PCTL - CE_CAN_23 Clock Control Enable */ 357 /*! @{ */ 358 359 #define GPR3_PCTL_CAN23PCTL_PCTL_MASK (0x1U) 360 #define GPR3_PCTL_CAN23PCTL_PCTL_SHIFT (0U) 361 #define GPR3_PCTL_CAN23PCTL_PCTL_WIDTH (1U) 362 #define GPR3_PCTL_CAN23PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_CAN23PCTL_PCTL_SHIFT)) & GPR3_PCTL_CAN23PCTL_PCTL_MASK) 363 /*! @} */ 364 365 /*! @name PIT0PCTL - CE_PIT_0 Clock Control Enable */ 366 /*! @{ */ 367 368 #define GPR3_PCTL_PIT0PCTL_PCTL_MASK (0x1U) 369 #define GPR3_PCTL_PIT0PCTL_PCTL_SHIFT (0U) 370 #define GPR3_PCTL_PIT0PCTL_PCTL_WIDTH (1U) 371 #define GPR3_PCTL_PIT0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT0PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT0PCTL_PCTL_MASK) 372 /*! @} */ 373 374 /*! @name PIT1PCTL - CE_PIT_1 Clock Control Enable */ 375 /*! @{ */ 376 377 #define GPR3_PCTL_PIT1PCTL_PCTL_MASK (0x1U) 378 #define GPR3_PCTL_PIT1PCTL_PCTL_SHIFT (0U) 379 #define GPR3_PCTL_PIT1PCTL_PCTL_WIDTH (1U) 380 #define GPR3_PCTL_PIT1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT1PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT1PCTL_PCTL_MASK) 381 /*! @} */ 382 383 /*! @name PIT2PCTL - CE_PIT_2 Clock Control Enable */ 384 /*! @{ */ 385 386 #define GPR3_PCTL_PIT2PCTL_PCTL_MASK (0x1U) 387 #define GPR3_PCTL_PIT2PCTL_PCTL_SHIFT (0U) 388 #define GPR3_PCTL_PIT2PCTL_PCTL_WIDTH (1U) 389 #define GPR3_PCTL_PIT2PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT2PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT2PCTL_PCTL_MASK) 390 /*! @} */ 391 392 /*! @name PIT3PCTL - CE_PIT_3 Clock Control Enable */ 393 /*! @{ */ 394 395 #define GPR3_PCTL_PIT3PCTL_PCTL_MASK (0x1U) 396 #define GPR3_PCTL_PIT3PCTL_PCTL_SHIFT (0U) 397 #define GPR3_PCTL_PIT3PCTL_PCTL_WIDTH (1U) 398 #define GPR3_PCTL_PIT3PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT3PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT3PCTL_PCTL_MASK) 399 /*! @} */ 400 401 /*! @name PIT4PCTL - CE_PIT_4 Clock Control Enable */ 402 /*! @{ */ 403 404 #define GPR3_PCTL_PIT4PCTL_PCTL_MASK (0x1U) 405 #define GPR3_PCTL_PIT4PCTL_PCTL_SHIFT (0U) 406 #define GPR3_PCTL_PIT4PCTL_PCTL_WIDTH (1U) 407 #define GPR3_PCTL_PIT4PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT4PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT4PCTL_PCTL_MASK) 408 /*! @} */ 409 410 /*! @name PIT5PCTL - CE_PIT_5 Clock Control Enable */ 411 /*! @{ */ 412 413 #define GPR3_PCTL_PIT5PCTL_PCTL_MASK (0x1U) 414 #define GPR3_PCTL_PIT5PCTL_PCTL_SHIFT (0U) 415 #define GPR3_PCTL_PIT5PCTL_PCTL_WIDTH (1U) 416 #define GPR3_PCTL_PIT5PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_PIT5PCTL_PCTL_SHIFT)) & GPR3_PCTL_PIT5PCTL_PCTL_MASK) 417 /*! @} */ 418 419 /*! @name RXLUTPCTL - RXLUT Clock Control Enable */ 420 /*! @{ */ 421 422 #define GPR3_PCTL_RXLUTPCTL_PCTL_MASK (0x1U) 423 #define GPR3_PCTL_RXLUTPCTL_PCTL_SHIFT (0U) 424 #define GPR3_PCTL_RXLUTPCTL_PCTL_WIDTH (1U) 425 #define GPR3_PCTL_RXLUTPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR3_PCTL_RXLUTPCTL_PCTL_SHIFT)) & GPR3_PCTL_RXLUTPCTL_PCTL_MASK) 426 /*! @} */ 427 428 /*! 429 * @} 430 */ /* end of group GPR3_PCTL_Register_Masks */ 431 432 /*! 433 * @} 434 */ /* end of group GPR3_PCTL_Peripheral_Access_Layer */ 435 436 #endif /* #if !defined(S32Z2_GPR3_PCTL_H_) */ 437
