Home
last modified time | relevance | path

Searched refs:SEDI_REG_DEFINE (Results 1 – 7 of 7) sorted by relevance

/hal_intel-3.5.0/bsp_sedi/soc/common/include/
Dsedi_spi_regs.h28 SEDI_REG_DEFINE(SPI, CTRLR0, 0x0, RW, (uint32_t)0x11ffbf0, (uint32_t)0x1070000);
251 SEDI_REG_DEFINE(SPI, CTRLR1, 0x4, RW, (uint32_t)0xffff, (uint32_t)0x0);
282 SEDI_REG_DEFINE(SPI, SSIENR, 0x8, RW, (uint32_t)0x1, (uint32_t)0x0);
315 SEDI_REG_DEFINE(SPI, MWCR, 0xc, RW, (uint32_t)0x7, (uint32_t)0x0);
372 SEDI_REG_DEFINE(SPI, SER, 0x10, RW, (uint32_t)0x3, (uint32_t)0x0);
405 SEDI_REG_DEFINE(SPI, BAUDR, 0x14, RW, (uint32_t)0xffff, (uint32_t)0x0);
436 SEDI_REG_DEFINE(SPI, TXFTLR, 0x18, RW, (uint32_t)0x3f, (uint32_t)0x0);
467 SEDI_REG_DEFINE(SPI, RXFTLR, 0x1c, RW, (uint32_t)0x3f, (uint32_t)0x0);
498 SEDI_REG_DEFINE(SPI, TXFLR, 0x20, RO, (uint32_t)0x0, (uint32_t)0x0);
529 SEDI_REG_DEFINE(SPI, RXFLR, 0x24, RO, (uint32_t)0x0, (uint32_t)0x0);
[all …]
Dsedi_gpio_regs.h28 SEDI_REG_DEFINE(GPIO, GCCR, 0x0, RW, (uint32_t)0x1, (uint32_t)0x0);
61 SEDI_REG_DEFINE(GPIO, GPLR0, 0x4, RO, (uint32_t)0xffffffff, (uint32_t)0x0);
82 SEDI_REG_DEFINE(GPIO, GPDR0, 0x1c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
103 SEDI_REG_DEFINE(GPIO, GPSR0, 0x34, RO, (uint32_t)0xffffffff, (uint32_t)0x0);
124 SEDI_REG_DEFINE(GPIO, GPCR0, 0x4c, RO, (uint32_t)0xffffffff, (uint32_t)0x0);
145 SEDI_REG_DEFINE(GPIO, GRER0, 0x64, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
166 SEDI_REG_DEFINE(GPIO, GFER0, 0x7c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
187 SEDI_REG_DEFINE(GPIO, GFBR0, 0x94, RW, (uint32_t)0xffffffff, (uint32_t)-1);
208 SEDI_REG_DEFINE(GPIO, GIMR0, 0xac, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
229 SEDI_REG_DEFINE(GPIO, GISR0, 0xc4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
[all …]
Dsedi_hpet_regs.h28 SEDI_REG_DEFINE(HPET, GCID_LOW, 0x0, RO, (uint32_t)0x0, (uint32_t)0x8086a201);
105 SEDI_REG_DEFINE(HPET, GCID_HIGH, 0x4, RO, (uint32_t)0x0, (uint32_t)0x1d1a94a);
126 SEDI_REG_DEFINE(HPET, GCFG_LOW, 0x10, RW, (uint32_t)0x3, (uint32_t)0x0);
171 SEDI_REG_DEFINE(HPET, GCFG_HIGH, 0x14, RO, (uint32_t)0x0, (uint32_t)0x0);
192 SEDI_REG_DEFINE(HPET, GIS_LOW, 0x20, RW, (uint32_t)0x7, (uint32_t)0x0);
249 SEDI_REG_DEFINE(HPET, GIS_HIGH, 0x24, RO, (uint32_t)0x0, (uint32_t)0x0);
270 SEDI_REG_DEFINE(HPET, MCV_LOW, 0x0f0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
291 SEDI_REG_DEFINE(HPET, MCV_HIGH, 0x0f4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
312 SEDI_REG_DEFINE(HPET, T0C_LOW, 0x100, RW, (uint32_t)0x3f4e, (uint32_t)0x30);
475 SEDI_REG_DEFINE(HPET, T0C_HIGH, 0x104, RO, (uint32_t)0x0, (uint32_t)0xf00000);
[all …]
Dsedi_uart_regs.h28 SEDI_REG_DEFINE(UART, RBR, 0x0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
48 SEDI_REG_DEFINE(UART, IER, 0x4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
89 SEDI_REG_DEFINE(UART, IIR, 0x8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
127 SEDI_REG_DEFINE(UART, LCR, 0xc, RW, (uint32_t)0xff, (uint32_t)0x0);
234 SEDI_REG_DEFINE(UART, MCR, 0x10, RW, (uint32_t)0x3f, (uint32_t)0x0);
339 SEDI_REG_DEFINE(UART, LSR, 0x14, RO, (uint32_t)0x0, (uint32_t)0x60);
468 SEDI_REG_DEFINE(UART, MSR, 0x18, RO, (uint32_t)0x0, (uint32_t)0x0);
585 SEDI_REG_DEFINE(UART, SCR, 0x1c, RW, (uint32_t)0xff, (uint32_t)0x0);
616 SEDI_REG_DEFINE(UART, FAR, 0x70, RO, (uint32_t)0x0, (uint32_t)0x0);
649 SEDI_REG_DEFINE(UART, USR, 0x7c, RO, (uint32_t)0x0, (uint32_t)0x6);
[all …]
Dsedi_i2c_regs.h28 SEDI_REG_DEFINE(I2C, CON, 0x0, RW, (uint32_t)0xfef, (uint32_t)0x67);
312 SEDI_REG_DEFINE(I2C, TAR, 0x4, RW, (uint32_t)0x1fff, (uint32_t)0x55);
413 SEDI_REG_DEFINE(I2C, SAR, 0x8, RW, (uint32_t)0x3ff, (uint32_t)0x55);
444 SEDI_REG_DEFINE(I2C, HS_MADDR, 0xc, RW, (uint32_t)0x7, (uint32_t)0x1);
475 SEDI_REG_DEFINE(I2C, DATA_CMD, 0x10, RW, (uint32_t)0x7ff, (uint32_t)0x0);
554 SEDI_REG_DEFINE(I2C, SS_SCL_HCNT, 0x14, RW, (uint32_t)0xffff, (uint32_t)0x1e8);
585 SEDI_REG_DEFINE(I2C, SS_SCL_LCNT, 0x18, RW, (uint32_t)0xffff, (uint32_t)0x1f3);
616 SEDI_REG_DEFINE(I2C, FS_SCL_HCNT, 0x1c, RW, (uint32_t)0xffff, (uint32_t)0x71);
647 SEDI_REG_DEFINE(I2C, FS_SCL_LCNT, 0x20, RW, (uint32_t)0xffff, (uint32_t)0x7c);
678 SEDI_REG_DEFINE(I2C, HS_SCL_HCNT, 0x24, RW, (uint32_t)0xffff, (uint32_t)0x29);
[all …]
Dsedi_reg_defs.h120 #define SEDI_REG_DEFINE(_comp, _reg, _offset, _access, _writable_bitmask, _reset_val) \ macro
/hal_intel-3.5.0/bsp_sedi/drivers/hpet/
Dsedi_hpet.c12 SEDI_REG_DEFINE(HPET, T0CV, 0x108, RW, (uint64_t)-1, (uint64_t)-1);
13 SEDI_REG_DEFINE(HPET, MCV, 0x0f0, RW, (uint64_t)-1, (uint64_t)0x0);