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Searched refs:SEDI_RBF_DEFINE (Results 1 – 6 of 6) sorted by relevance

/hal_intel-3.5.0/bsp_sedi/soc/common/include/
Dsedi_i2c_regs.h38 SEDI_RBF_DEFINE(I2C, CON, MASTER_MODE, 0, 1, RW, (uint32_t)0x1);
50 SEDI_RBF_DEFINE(I2C, CON, SPEED, 1, 2, RW, (uint32_t)0x3);
63 SEDI_RBF_DEFINE(I2C, CON, IC_10BITADDR_SLAVE, 3, 1, RW, (uint32_t)0x0);
75 SEDI_RBF_DEFINE(I2C, CON, IC_10BITADDR_MASTER_rd_only, 4, 1, RO, (uint32_t)0x0);
87 SEDI_RBF_DEFINE(I2C, CON, IC_RESTART_EN, 5, 1, RW, (uint32_t)0x1);
99 SEDI_RBF_DEFINE(I2C, CON, IC_SLAVE_DISABLE, 6, 1, RW, (uint32_t)0x1);
111 SEDI_RBF_DEFINE(I2C, CON, STOP_DET_IFADDRESSED, 7, 1, RW, (uint32_t)0x0);
123 SEDI_RBF_DEFINE(I2C, CON, TX_EMPTY_CTRL, 8, 1, RW, (uint32_t)0x0);
135 SEDI_RBF_DEFINE(I2C, CON, RX_FIFO_FULL_HLD_CTRL, 9, 1, RW, (uint32_t)0x0);
147 SEDI_RBF_DEFINE(I2C, CON, STOP_DET_IF_MASTER_ACTIVE, 10, 1, RW, (uint32_t)0x0);
[all …]
Dsedi_hpet_regs.h38 SEDI_RBF_DEFINE(HPET, GCID_LOW, RID, 0, 8, RO, (uint32_t)0x1);
48 SEDI_RBF_DEFINE(HPET, GCID_LOW, NT, 8, 5, RO, (uint32_t)0x2);
58 SEDI_RBF_DEFINE(HPET, GCID_LOW, CS, 13, 1, RO, (uint32_t)0x1);
70 SEDI_RBF_DEFINE(HPET, GCID_LOW, RESERVED0, 14, 1, RO, (uint32_t)0x0);
82 SEDI_RBF_DEFINE(HPET, GCID_LOW, LRC, 15, 1, RO, (uint32_t)0x1);
94 SEDI_RBF_DEFINE(HPET, GCID_LOW, VID, 16, 16, RO, (uint32_t)0x8086);
115 SEDI_RBF_DEFINE(HPET, GCID_HIGH, CTP, 0, 32, RO, (uint32_t)0x1d1a94a);
136 SEDI_RBF_DEFINE(HPET, GCFG_LOW, EN, 0, 1, RW_V, (uint32_t)0x0);
148 SEDI_RBF_DEFINE(HPET, GCFG_LOW, LRE, 1, 1, RW_V, (uint32_t)0x0);
160 SEDI_RBF_DEFINE(HPET, GCFG_LOW, RESERVED0, 2, 30, RO, (uint32_t)0x0);
[all …]
Dsedi_uart_regs.h55 SEDI_RBF_DEFINE(UART, IER, ERBFI, 0, 1, RW, (uint32_t)0x0);
59 SEDI_RBF_DEFINE(UART, IER, ETBEI, 1, 1, RW, (uint32_t)0x0);
63 SEDI_RBF_DEFINE(UART, IER, ELSI, 2, 1, RW, (uint32_t)0x0);
67 SEDI_RBF_DEFINE(UART, IER, PTIME, 7, 1, RW, (uint32_t)0x0);
95 SEDI_RBF_DEFINE(UART, IIR, FIFOE, 0, 1, RW, (uint32_t)0x0);
99 SEDI_RBF_DEFINE(UART, IIR, RFIFOR, 1, 1, RW, (uint32_t)0x0);
103 SEDI_RBF_DEFINE(UART, IIR, XFIFOR, 2, 1, RW, (uint32_t)0x0);
107 SEDI_RBF_DEFINE(UART, IIR, IID, 0, 4, RO, 0);
137 SEDI_RBF_DEFINE(UART, LCR, DLS, 0, 2, RW, (uint32_t)0x0);
151 SEDI_RBF_DEFINE(UART, LCR, STOP, 2, 1, RW, (uint32_t)0x0);
[all …]
Dsedi_spi_regs.h38 SEDI_RBF_DEFINE(SPI, CTRLR0, DFS, 0, 4, RO, (uint32_t)0x0);
61 SEDI_RBF_DEFINE(SPI, CTRLR0, FRF, 4, 2, RW, (uint32_t)0x0);
75 SEDI_RBF_DEFINE(SPI, CTRLR0, SCPH, 6, 1, RW, (uint32_t)0x0);
87 SEDI_RBF_DEFINE(SPI, CTRLR0, SCPOL, 7, 1, RW, (uint32_t)0x0);
99 SEDI_RBF_DEFINE(SPI, CTRLR0, TMOD, 8, 2, RW, (uint32_t)0x0);
113 SEDI_RBF_DEFINE(SPI, CTRLR0, SLV_OE, 10, 1, RO, (uint32_t)0x0);
125 SEDI_RBF_DEFINE(SPI, CTRLR0, SRL, 11, 1, RW, (uint32_t)0x0);
137 SEDI_RBF_DEFINE(SPI, CTRLR0, CFS, 12, 4, RW, (uint32_t)0x0);
163 SEDI_RBF_DEFINE(SPI, CTRLR0, DFS_32, 16, 5, RW, (uint32_t)0x7);
202 SEDI_RBF_DEFINE(SPI, CTRLR0, SPI_FRF, 21, 2, RO, (uint32_t)0x0);
[all …]
Dsedi_gpio_regs.h38 SEDI_RBF_DEFINE(GPIO, GCCR, GPDR_LOCK, 0, 1, RW, (uint32_t)0x0);
50 SEDI_RBF_DEFINE(GPIO, GCCR, RESERVED0, 1, 31, RO, (uint32_t)0x0);
71 SEDI_RBF_DEFINE(GPIO, GPLR0, GPLR0, 0, 32, RO_V, (uint32_t)0x0);
92 SEDI_RBF_DEFINE(GPIO, GPDR0, GPDR0, 0, 32, RW_L, (uint32_t)0x0);
113 SEDI_RBF_DEFINE(GPIO, GPSR0, GPSR0, 0, 32, WO, (uint32_t)0x0);
134 SEDI_RBF_DEFINE(GPIO, GPCR0, GPCR0, 0, 32, WO, (uint32_t)0x0);
155 SEDI_RBF_DEFINE(GPIO, GRER0, GRER0, 0, 32, RW, (uint32_t)0x0);
176 SEDI_RBF_DEFINE(GPIO, GFER0, GFER0, 0, 32, RW, (uint32_t)0x0);
197 SEDI_RBF_DEFINE(GPIO, GFBR0, GFBR0, 0, 32, RW, (uint32_t)-1);
218 SEDI_RBF_DEFINE(GPIO, GIMR0, GIMR0, 0, 32, RW, (uint32_t)0x0);
[all …]
Dsedi_reg_defs.h131 #define SEDI_RBF_DEFINE(_comp, _reg, _bf, _offset, _width, _access, _reset_val) \ macro