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Searched refs:SEDI_RBFV_DEFINE (Results 1 – 6 of 6) sorted by relevance

/hal_intel-3.5.0/bsp_sedi/soc/common/include/
Dsedi_i2c_regs.h39 SEDI_RBFV_DEFINE(I2C, CON, MASTER_MODE, DISABLED, 0x0);
40 SEDI_RBFV_DEFINE(I2C, CON, MASTER_MODE, ENABLED, 0x1);
51 SEDI_RBFV_DEFINE(I2C, CON, SPEED, FAST, 0x2);
52 SEDI_RBFV_DEFINE(I2C, CON, SPEED, HIGH, 0x3);
53 SEDI_RBFV_DEFINE(I2C, CON, SPEED, STANDARD, 0x1);
64 SEDI_RBFV_DEFINE(I2C, CON, IC_10BITADDR_SLAVE, ADDR_10BITS, 0x1);
65 SEDI_RBFV_DEFINE(I2C, CON, IC_10BITADDR_SLAVE, ADDR_7BITS, 0x0);
76 SEDI_RBFV_DEFINE(I2C, CON, IC_10BITADDR_MASTER_rd_only, ADDR_10BITS, 0x1);
77 SEDI_RBFV_DEFINE(I2C, CON, IC_10BITADDR_MASTER_rd_only, ADDR_7BITS, 0x0);
88 SEDI_RBFV_DEFINE(I2C, CON, IC_RESTART_EN, DISABLED, 0x0);
[all …]
Dsedi_hpet_regs.h59 SEDI_RBFV_DEFINE(HPET, GCID_LOW, CS, 0, 0);
60 SEDI_RBFV_DEFINE(HPET, GCID_LOW, CS, 1, 1);
71 SEDI_RBFV_DEFINE(HPET, GCID_LOW, RESERVED0, 0, 0);
72 SEDI_RBFV_DEFINE(HPET, GCID_LOW, RESERVED0, 1, 1);
83 SEDI_RBFV_DEFINE(HPET, GCID_LOW, LRC, 0, 0);
84 SEDI_RBFV_DEFINE(HPET, GCID_LOW, LRC, 1, 1);
137 SEDI_RBFV_DEFINE(HPET, GCFG_LOW, EN, 0, 0);
138 SEDI_RBFV_DEFINE(HPET, GCFG_LOW, EN, 1, 1);
149 SEDI_RBFV_DEFINE(HPET, GCFG_LOW, LRE, 0, 0);
150 SEDI_RBFV_DEFINE(HPET, GCFG_LOW, LRE, 1, 1);
[all …]
Dsedi_uart_regs.h56 SEDI_RBFV_DEFINE(UART, IER, ERBFI, DISABLE, 0x0);
57 SEDI_RBFV_DEFINE(UART, IER, ERBFI, ENABLE, 0x1);
60 SEDI_RBFV_DEFINE(UART, IER, ETBEI, DISABLE, 0x0);
61 SEDI_RBFV_DEFINE(UART, IER, ETBEI, ENABLE, 0x1);
64 SEDI_RBFV_DEFINE(UART, IER, ELSI, DISABLE, 0x9);
65 SEDI_RBFV_DEFINE(UART, IER, ELSI, ENABLE, 0x1);
68 SEDI_RBFV_DEFINE(UART, IER, PTIME, DISABLE, 0x0);
69 SEDI_RBFV_DEFINE(UART, IER, PTIME, ENABLE, 0x1);
96 SEDI_RBFV_DEFINE(UART, IIR, FIFOE, DISABLE, 0x0);
97 SEDI_RBFV_DEFINE(UART, IIR, FIFOE, ENABLE, 0x1);
[all …]
Dsedi_spi_regs.h39 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_04BITS, 0x3);
40 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_05BITS, 0x4);
41 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_06BITS, 0x5);
42 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_07BITS, 0x6);
43 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_08BITS, 0x7);
44 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_09BITS, 0x8);
45 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_10BITS, 0x9);
46 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_11BITS, 0xa);
47 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_12BITS, 0xb);
48 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_13BITS, 0xc);
[all …]
Dsedi_gpio_regs.h39 SEDI_RBFV_DEFINE(GPIO, GCCR, GPDR_LOCK, 0, 0);
40 SEDI_RBFV_DEFINE(GPIO, GCCR, GPDR_LOCK, 1, 1);
Dsedi_reg_defs.h145 #define SEDI_RBFV_DEFINE(_comp, _reg, _bf, _value_name, _value) \ macro