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/hal_gigadevice-latest/gd32f4xx/standard_peripheral/include/
Dgd32f4xx_sdio.h44 #define SDIO SDIO_BASE macro
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55 #define SDIO_RESP3 REG32(SDIO + 0x00000020U) /*!< SDIO response register 3 …
[all …]
/hal_gigadevice-latest/gd32e50x/standard_peripheral/include/
Dgd32e50x_sdio.h43 #define SDIO SDIO_BASE macro
46 #define SDIO_PWRCTL REG32(SDIO + 0x00U) /*!< SDIO power control register */
47 #define SDIO_CLKCTL REG32(SDIO + 0x04U) /*!< SDIO clock control register */
48 #define SDIO_CMDAGMT REG32(SDIO + 0x08U) /*!< SDIO command argument register …
49 #define SDIO_CMDCTL REG32(SDIO + 0x0CU) /*!< SDIO command control register */
50 #define SDIO_RSPCMDIDX REG32(SDIO + 0x10U) /*!< SDIO command index response reg…
51 #define SDIO_RESP0 REG32(SDIO + 0x14U) /*!< SDIO response register 0 */
52 #define SDIO_RESP1 REG32(SDIO + 0x18U) /*!< SDIO response register 1 */
53 #define SDIO_RESP2 REG32(SDIO + 0x1CU) /*!< SDIO response register 2 */
54 #define SDIO_RESP3 REG32(SDIO + 0x20U) /*!< SDIO response register 3 */
[all …]
/hal_gigadevice-latest/gd32f403/standard_peripheral/include/
Dgd32f403_sdio.h43 #define SDIO SDIO_BASE macro
46 #define SDIO_PWRCTL REG32(SDIO + 0x00U) /*!< SDIO power control register */
47 #define SDIO_CLKCTL REG32(SDIO + 0x04U) /*!< SDIO clock control register */
48 #define SDIO_CMDAGMT REG32(SDIO + 0x08U) /*!< SDIO command argument register …
49 #define SDIO_CMDCTL REG32(SDIO + 0x0CU) /*!< SDIO command control register */
50 #define SDIO_RSPCMDIDX REG32(SDIO + 0x10U) /*!< SDIO command index response reg…
51 #define SDIO_RESP0 REG32(SDIO + 0x14U) /*!< SDIO response register 0 */
52 #define SDIO_RESP1 REG32(SDIO + 0x18U) /*!< SDIO response register 1 */
53 #define SDIO_RESP2 REG32(SDIO + 0x1CU) /*!< SDIO response register 2 */
54 #define SDIO_RESP3 REG32(SDIO + 0x20U) /*!< SDIO response register 3 */
[all …]