Searched refs:DR_REG_IO_MUX_BASE (Results 1 – 16 of 16) sorted by relevance
94 #define DR_REG_IO_MUX_BASE 0x3ff49000 macro105 #define DR_REG_IO_MUX_BASE 0x3f409000 macro117 #define DR_REG_IO_MUX_BASE 0x60009000 macro129 #define DR_REG_IO_MUX_BASE 0x60009000 macro140 #define DR_REG_IO_MUX_BASE 0x60009000 macro148 #define DR_REG_IO_MUX_BASE 0x60009000 macro157 #define DR_REG_IO_MUX_BASE 0x60009000 macro165 #define DR_REG_IO_MUX_BASE 0x60009000 macro173 #define DR_REG_IO_MUX_BASE 0x60009000 macro184 #define DR_REG_IO_MUX_BASE 0x60009000 macro[all …]
96 #define PIN_CTRL (DR_REG_IO_MUX_BASE +0x00)110 #define PERIPHS_IO_MUX_GPIO0_U (DR_REG_IO_MUX_BASE +0x44)117 #define PERIPHS_IO_MUX_U0TXD_U (DR_REG_IO_MUX_BASE +0x88)124 #define PERIPHS_IO_MUX_GPIO2_U (DR_REG_IO_MUX_BASE +0x40)132 #define PERIPHS_IO_MUX_U0RXD_U (DR_REG_IO_MUX_BASE +0x84)138 #define PERIPHS_IO_MUX_GPIO4_U (DR_REG_IO_MUX_BASE +0x48)147 #define PERIPHS_IO_MUX_GPIO5_U (DR_REG_IO_MUX_BASE +0x6c)155 #define PERIPHS_IO_MUX_SD_CLK_U (DR_REG_IO_MUX_BASE +0x60)163 #define PERIPHS_IO_MUX_SD_DATA0_U (DR_REG_IO_MUX_BASE +0x64)171 #define PERIPHS_IO_MUX_SD_DATA1_U (DR_REG_IO_MUX_BASE +0x68)[all …]
25 #define DR_REG_IO_MUX_BASE 0x3ff49000 macro
95 REG_CLR_BIT(DR_REG_IO_MUX_BASE + GPIO_PIN_MUX_REG_OFFSET[gpio_num], FUN_PU); in gpio_ll_pullup_dis()130 REG_CLR_BIT(DR_REG_IO_MUX_BASE + GPIO_PIN_MUX_REG_OFFSET[gpio_num], FUN_PD); in gpio_ll_pulldown_dis()347 PIN_INPUT_DISABLE(DR_REG_IO_MUX_BASE + GPIO_PIN_MUX_REG_OFFSET[gpio_num]); in gpio_ll_input_disable()471 PIN_FUNC_SELECT(DR_REG_IO_MUX_BASE + GPIO_PIN_MUX_REG_OFFSET[gpio_num], func); in gpio_ll_func_sel()665 PIN_INPUT_ENABLE(DR_REG_IO_MUX_BASE + GPIO_PIN_MUX_REG_OFFSET[gpio]); in gpio_ll_iomux_in()
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