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Searched refs:XTENSA_IRQ_NUM_SHIFT (Results 1 – 9 of 9) sorted by relevance

/Zephyr-latest/soc/intel/intel_adsp/cavs/include/
Dadsp_interrupt.h11 #define XTENSA_IRQ_NUM_SHIFT 0 macro
23 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
30 ((core_irq & XTENSA_IRQ_NUM_MASK) << XTENSA_IRQ_NUM_SHIFT) | \
/Zephyr-latest/soc/nxp/imx/imx8ulp/adsp/include/
Dsoc.h18 #define XTENSA_IRQ_NUM_SHIFT 0 macro
27 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/nxp/imx/imx8x/adsp/include/
Dsoc.h18 #define XTENSA_IRQ_NUM_SHIFT 0 macro
27 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/nxp/imx/imx8/adsp/include/
Dsoc.h18 #define XTENSA_IRQ_NUM_SHIFT 0 macro
27 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/nxp/imx/imx8m/adsp/include/
Dsoc.h18 #define XTENSA_IRQ_NUM_SHIFT 0 macro
27 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/nxp/imxrt/imxrt5xx/f1/include/
Dsoc.h18 #define XTENSA_IRQ_NUM_SHIFT 0 macro
27 ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/intel/intel_adsp/ace/include/ace15_mtpm/
Dadsp_interrupt.h78 #define XTENSA_IRQ_NUM_SHIFT 0 macro
80 #define XTENSA_IRQ_NUMBER(_irq) ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/intel/intel_adsp/ace/include/ace20_lnl/
Dadsp_interrupt.h76 #define XTENSA_IRQ_NUM_SHIFT 0 macro
78 #define XTENSA_IRQ_NUMBER(_irq) ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)
/Zephyr-latest/soc/intel/intel_adsp/ace/include/ace30/
Dadsp_interrupt.h76 #define XTENSA_IRQ_NUM_SHIFT 0 macro
78 #define XTENSA_IRQ_NUMBER(_irq) ((_irq >> XTENSA_IRQ_NUM_SHIFT) & XTENSA_IRQ_NUM_MASK)