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10 #define VECBASE_RESET_PADDR_SRAM \ macro19 (VECBASE_RESET_PADDR_SRAM + XCHAL_INTLEVEL2_VECOFS)22 (VECBASE_RESET_PADDR_SRAM + XCHAL_INTLEVEL3_VECOFS)25 (VECBASE_RESET_PADDR_SRAM + XCHAL_INTLEVEL4_VECOFS)29 (VECBASE_RESET_PADDR_SRAM + XCHAL_INTLEVEL5_VECOFS)32 (VECBASE_RESET_PADDR_SRAM + XCHAL_INTLEVEL6_VECOFS)37 (VECBASE_RESET_PADDR_SRAM + XCHAL_NMI_VECOFS)40 (VECBASE_RESET_PADDR_SRAM + XCHAL_KERNEL_VECOFS)43 (VECBASE_RESET_PADDR_SRAM + XCHAL_USER_VECOFS)46 (VECBASE_RESET_PADDR_SRAM + XCHAL_DOUBLEEXC_VECOFS)
107 reg = VECBASE_RESET_PADDR_SRAM; in cpu_early_init()
37 .end = (uint32_t)VECBASE_RESET_PADDR_SRAM,42 .start = (uint32_t)VECBASE_RESET_PADDR_SRAM,43 .end = (uint32_t)VECBASE_RESET_PADDR_SRAM + VECTOR_TBL_SIZE,
83 org = VECBASE_RESET_PADDR_SRAM,
61 org = VECBASE_RESET_PADDR_SRAM,
