1 /* 2 * Copyright (c) 2018 Foundries.io Ltd 3 * 4 * SPDX-License-Identifier: Apache-2.0 5 */ 6 7 #ifndef SOC_RISCV32_OPENISA_RV32M1_SOC_ZERO_RISCY_H_ 8 #define SOC_RISCV32_OPENISA_RV32M1_SOC_ZERO_RISCY_H_ 9 10 /* Control and Status Registers (CSRs) available for ZERO_RISCY. */ 11 #define ZERO_RISCY_MSTATUS 0x300U 12 #define ZERO_RISCY_MTVEC 0x305U 13 #define ZERO_RISCY_MEPC 0x341U 14 #define ZERO_RISCY_MCAUSE 0x342U 15 #define ZERO_RISCY_PCCR0 0x780U 16 #define ZERO_RISCY_PCCR1 0x781U 17 #define ZERO_RISCY_PCCR2 0x782U 18 #define ZERO_RISCY_PCCR3 0x783U 19 #define ZERO_RISCY_PCCR4 0x784U 20 #define ZERO_RISCY_PCCR5 0x785U 21 #define ZERO_RISCY_PCCR6 0x786U 22 #define ZERO_RISCY_PCCR7 0x787U 23 #define ZERO_RISCY_PCCR8 0x788U 24 #define ZERO_RISCY_PCCR9 0x789U 25 #define ZERO_RISCY_PCCR10 0x78AU 26 #define ZERO_RISCY_PCCR 0x78BU 27 #define ZERO_RISCY_PCER 0x7A0U 28 #define ZERO_RISCY_PCMR 0x7A1U 29 #define ZERO_RISCY_MHARTID 0xF14U 30 31 #endif /* SOC_RISCV32_OPENISA_RV32M1_SOC_ZERO_RISCY_H_ */ 32
