1 /* 2 * Copyright (c) 2024 Microchip Technology Inc. 3 * 4 * SPDX-License-Identifier: Apache-2.0 5 */ 6 #ifndef _MEC5_QSPI_V2_H 7 #define _MEC5_QSPI_V2_H 8 9 /** @addtogroup Device_Peripheral_clusters 10 * @{ 11 */ 12 13 /** 14 * @brief MEC_QSPI_LDMA_CHAN [RX_LDMA_CHAN] (RX Local DMA channels) 15 */ 16 typedef struct mec_qspi_ldma_chan_regs { 17 __IOM uint32_t CTRL; /*!< (@ 0x00000000) Local DMA Control */ 18 __IOM uint32_t MEM_START; /*!< (@ 0x00000004) Memory start address */ 19 __IOM uint32_t LEN; /*!< (@ 0x00000008) Maximum number of bytes to be transferred */ 20 __IM uint32_t RESERVED; 21 } MEC_QSPI_LDMA_CHAN_Type; /*!< Size = 16 (0x10) */ 22 23 /** @} */ /* End of group Device_Peripheral_clusters */ 24 25 /** @addtogroup Device_Peripheral_peripherals 26 * @{ 27 */ 28 /** 29 * @brief Quad SPI Controller with local DMA (MEC_QSPI) 30 */ 31 32 typedef struct mec_qspi_regs { /*!< (@ 0x40070000) MEC_QSPI Structure */ 33 __IOM uint32_t MODE; /*!< (@ 0x00000000) QSPI mode, chip select, clock divider */ 34 __IOM uint32_t CTRL; /*!< (@ 0x00000004) QSPI control */ 35 __IOM uint32_t EXE; /*!< (@ 0x00000008) QSPI execute */ 36 __IOM uint32_t IFCTRL; /*!< (@ 0x0000000C) QSPI interface control */ 37 __IOM uint32_t STATUS; /*!< (@ 0x00000010) QSPI status */ 38 __IM uint32_t BCNT_STS; /*!< (@ 0x00000014) QSPI buffer count status */ 39 __IOM uint32_t INTR_CTRL; /*!< (@ 0x00000018) QSPI interrupt enable */ 40 __IOM uint32_t BCNT_TRIG; /*!< (@ 0x0000001C) QSPI buffer count trigger */ 41 __OM uint32_t TX_FIFO; /*!< (@ 0x00000020) QSPI transmit FIFO */ 42 __IM uint32_t RX_FIFO; /*!< (@ 0x00000024) QSPI receive FIFO 32-bit access */ 43 __IOM uint32_t CSTM; /*!< (@ 0x00000028) QSPI chip select timing */ 44 __IM uint32_t RESERVED; 45 __IOM uint32_t DESCR[16]; /*!< (@ 0x00000030) QSPI descriptor n */ 46 __IM uint32_t RESERVED1[16]; 47 __IOM uint32_t ALIAS_CTRL; /*!< (@ 0x000000B0) QSPI alias control */ 48 __IM uint32_t RESERVED2[3]; 49 __IOM uint32_t ALT1_MODE; /*!< (@ 0x000000C0) QSPI alternate mode 1 */ 50 __IM uint32_t RESERVED3[3]; 51 __IOM uint32_t TAPSS; /*!< (@ 0x000000D0) QSPI taps selection */ 52 __IOM uint32_t TAPSA; /*!< (@ 0x000000D4) QSPI taps adjustment */ 53 __IOM uint32_t TAPSC; /*!< (@ 0x000000D8) QSPI taps control */ 54 __IM uint32_t RESERVED4[9]; 55 __IOM uint32_t LDMA_RXEN; /*!< (@ 0x00000100) QSPI Local DMA RX descriptor enable bit map */ 56 __IOM uint32_t LDMA_TXEN; /*!< (@ 0x00000104) QSPI Local DMA TX descriptor enable bit map */ 57 __IM uint32_t RESERVED5[2]; 58 __IOM MEC_QSPI_LDMA_CHAN_Type RX_LDMA_CHAN[3];/*!< (@ 0x00000110) RX Local DMA channels */ 59 __IOM MEC_QSPI_LDMA_CHAN_Type TX_LDMA_CHAN[3];/*!< (@ 0x00000140) TX Local DMA channels */ 60 } MEC_QSPI_Type; /*!< Size = 368 (0x170) */ 61 62 /** @} */ /* End of group Device_Peripheral_peripherals */ 63 64 /** @addtogroup PosMask_clusters 65 * @{ 66 */ 67 /* ========================================================= CTRL ========================================================== */ 68 #define MEC_QSPI_LDMA_CHAN_CTRL_EN_Pos (0UL) /*!< EN (Bit 0) */ 69 #define MEC_QSPI_LDMA_CHAN_CTRL_EN_Msk (0x1UL) /*!< EN (Bitfield-Mask: 0x01) */ 70 #define MEC_QSPI_LDMA_CHAN_CTRL_RESTART_Pos (1UL) /*!< RESTART (Bit 1) */ 71 #define MEC_QSPI_LDMA_CHAN_CTRL_RESTART_Msk (0x2UL) /*!< RESTART (Bitfield-Mask: 0x01) */ 72 #define MEC_QSPI_LDMA_CHAN_CTRL_RSTA_Pos (2UL) /*!< RSTA (Bit 2) */ 73 #define MEC_QSPI_LDMA_CHAN_CTRL_RSTA_Msk (0x4UL) /*!< RSTA (Bitfield-Mask: 0x01) */ 74 #define MEC_QSPI_LDMA_CHAN_CTRL_OVRL_Pos (3UL) /*!< OVRL (Bit 3) */ 75 #define MEC_QSPI_LDMA_CHAN_CTRL_OVRL_Msk (0x8UL) /*!< OVRL (Bitfield-Mask: 0x01) */ 76 #define MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_Pos (4UL) /*!< ACCSZ (Bit 4) */ 77 #define MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_Msk (0x30UL) /*!< ACCSZ (Bitfield-Mask: 0x03) */ 78 #define MEC_QSPI_LDMA_CHAN_CTRL_INCRA_Pos (6UL) /*!< INCRA (Bit 6) */ 79 #define MEC_QSPI_LDMA_CHAN_CTRL_INCRA_Msk (0x40UL) /*!< INCRA (Bitfield-Mask: 0x01) */ 80 81 /** @} */ /* End of group PosMask_clusters */ 82 83 /** @addtogroup PosMask_peripherals 84 * @{ 85 */ 86 /* ========================================================= MODE ========================================================== */ 87 #define MEC_QSPI_MODE_ACTV_Pos (0UL) /*!< ACTV (Bit 0) */ 88 #define MEC_QSPI_MODE_ACTV_Msk (0x1UL) /*!< ACTV (Bitfield-Mask: 0x01) */ 89 #define MEC_QSPI_MODE_SRST_Pos (1UL) /*!< SRST (Bit 1) */ 90 #define MEC_QSPI_MODE_SRST_Msk (0x2UL) /*!< SRST (Bitfield-Mask: 0x01) */ 91 #define MEC_QSPI_MODE_TAFDMA_Pos (2UL) /*!< TAFDMA (Bit 2) */ 92 #define MEC_QSPI_MODE_TAFDMA_Msk (0x4UL) /*!< TAFDMA (Bitfield-Mask: 0x01) */ 93 #define MEC_QSPI_MODE_RX_LDMA_Pos (3UL) /*!< RX_LDMA (Bit 3) */ 94 #define MEC_QSPI_MODE_RX_LDMA_Msk (0x8UL) /*!< RX_LDMA (Bitfield-Mask: 0x01) */ 95 #define MEC_QSPI_MODE_TX_LDMA_Pos (4UL) /*!< TX_LDMA (Bit 4) */ 96 #define MEC_QSPI_MODE_TX_LDMA_Msk (0x10UL) /*!< TX_LDMA (Bitfield-Mask: 0x01) */ 97 #define MEC_QSPI_MODE_CPOL_Pos (8UL) /*!< CPOL (Bit 8) */ 98 #define MEC_QSPI_MODE_CPOL_Msk (0x100UL) /*!< CPOL (Bitfield-Mask: 0x01) */ 99 #define MEC_QSPI_MODE_CPHA_MOSI_Pos (9UL) /*!< CPHA_MOSI (Bit 9) */ 100 #define MEC_QSPI_MODE_CPHA_MOSI_Msk (0x200UL) /*!< CPHA_MOSI (Bitfield-Mask: 0x01) */ 101 #define MEC_QSPI_MODE_CPHA_MISO_Pos (10UL) /*!< CPHA_MISO (Bit 10) */ 102 #define MEC_QSPI_MODE_CPHA_MISO_Msk (0x400UL) /*!< CPHA_MISO (Bitfield-Mask: 0x01) */ 103 #define MEC_QSPI_MODE_CS_Pos (12UL) /*!< CS (Bit 12) */ 104 #define MEC_QSPI_MODE_CS_Msk (0x3000UL) /*!< CS (Bitfield-Mask: 0x03) */ 105 #define MEC_QSPI_MODE_CLKDIV_Pos (16UL) /*!< CLKDIV (Bit 16) */ 106 #define MEC_QSPI_MODE_CLKDIV_Msk (0xffff0000UL) /*!< CLKDIV (Bitfield-Mask: 0xffff) */ 107 /* ========================================================= CTRL ========================================================== */ 108 #define MEC_QSPI_CTRL_IFM_Pos (0UL) /*!< IFM (Bit 0) */ 109 #define MEC_QSPI_CTRL_IFM_Msk (0x3UL) /*!< IFM (Bitfield-Mask: 0x03) */ 110 #define MEC_QSPI_CTRL_TXM_Pos (2UL) /*!< TXM (Bit 2) */ 111 #define MEC_QSPI_CTRL_TXM_Msk (0xcUL) /*!< TXM (Bitfield-Mask: 0x03) */ 112 #define MEC_QSPI_CTRL_TXDMA_Pos (4UL) /*!< TXDMA (Bit 4) */ 113 #define MEC_QSPI_CTRL_TXDMA_Msk (0x30UL) /*!< TXDMA (Bitfield-Mask: 0x03) */ 114 #define MEC_QSPI_CTRL_RXEN_Pos (6UL) /*!< RXEN (Bit 6) */ 115 #define MEC_QSPI_CTRL_RXEN_Msk (0x40UL) /*!< RXEN (Bitfield-Mask: 0x01) */ 116 #define MEC_QSPI_CTRL_RXDMA_Pos (7UL) /*!< RXDMA (Bit 7) */ 117 #define MEC_QSPI_CTRL_RXDMA_Msk (0x180UL) /*!< RXDMA (Bitfield-Mask: 0x03) */ 118 #define MEC_QSPI_CTRL_CLOSE_Pos (9UL) /*!< CLOSE (Bit 9) */ 119 #define MEC_QSPI_CTRL_CLOSE_Msk (0x200UL) /*!< CLOSE (Bitfield-Mask: 0x01) */ 120 #define MEC_QSPI_CTRL_QUNITS_Pos (10UL) /*!< QUNITS (Bit 10) */ 121 #define MEC_QSPI_CTRL_QUNITS_Msk (0xc00UL) /*!< QUNITS (Bitfield-Mask: 0x03) */ 122 #define MEC_QSPI_CTRL_DPTR_Pos (12UL) /*!< DPTR (Bit 12) */ 123 #define MEC_QSPI_CTRL_DPTR_Msk (0xf000UL) /*!< DPTR (Bitfield-Mask: 0x0f) */ 124 #define MEC_QSPI_CTRL_DESCR_MODE_Pos (16UL) /*!< DESCR_MODE (Bit 16) */ 125 #define MEC_QSPI_CTRL_DESCR_MODE_Msk (0x10000UL) /*!< DESCR_MODE (Bitfield-Mask: 0x01) */ 126 #define MEC_QSPI_CTRL_QNUNITS_Pos (17UL) /*!< QNUNITS (Bit 17) */ 127 #define MEC_QSPI_CTRL_QNUNITS_Msk (0xfffe0000UL) /*!< QNUNITS (Bitfield-Mask: 0x7fff) */ 128 /* ========================================================== EXE ========================================================== */ 129 #define MEC_QSPI_EXE_START_Pos (0UL) /*!< START (Bit 0) */ 130 #define MEC_QSPI_EXE_START_Msk (0x1UL) /*!< START (Bitfield-Mask: 0x01) */ 131 #define MEC_QSPI_EXE_STOP_Pos (1UL) /*!< STOP (Bit 1) */ 132 #define MEC_QSPI_EXE_STOP_Msk (0x2UL) /*!< STOP (Bitfield-Mask: 0x01) */ 133 #define MEC_QSPI_EXE_CLRF_Pos (2UL) /*!< CLRF (Bit 2) */ 134 #define MEC_QSPI_EXE_CLRF_Msk (0x4UL) /*!< CLRF (Bitfield-Mask: 0x01) */ 135 /* ======================================================== IFCTRL ========================================================= */ 136 #define MEC_QSPI_IFCTRL_WRPV_Pos (0UL) /*!< WRPV (Bit 0) */ 137 #define MEC_QSPI_IFCTRL_WRPV_Msk (0x1UL) /*!< WRPV (Bitfield-Mask: 0x01) */ 138 #define MEC_QSPI_IFCTRL_WRPC_Pos (1UL) /*!< WRPC (Bit 1) */ 139 #define MEC_QSPI_IFCTRL_WRPC_Msk (0x2UL) /*!< WRPC (Bitfield-Mask: 0x01) */ 140 #define MEC_QSPI_IFCTRL_HLDV_Pos (2UL) /*!< HLDV (Bit 2) */ 141 #define MEC_QSPI_IFCTRL_HLDV_Msk (0x4UL) /*!< HLDV (Bitfield-Mask: 0x01) */ 142 #define MEC_QSPI_IFCTRL_HLDEN_Pos (3UL) /*!< HLDEN (Bit 3) */ 143 #define MEC_QSPI_IFCTRL_HLDEN_Msk (0x8UL) /*!< HLDEN (Bitfield-Mask: 0x01) */ 144 /* ======================================================== STATUS ========================================================= */ 145 #define MEC_QSPI_STATUS_DONE_Pos (0UL) /*!< DONE (Bit 0) */ 146 #define MEC_QSPI_STATUS_DONE_Msk (0x1UL) /*!< DONE (Bitfield-Mask: 0x01) */ 147 #define MEC_QSPI_STATUS_DMA_DONE_Pos (1UL) /*!< DMA_DONE (Bit 1) */ 148 #define MEC_QSPI_STATUS_DMA_DONE_Msk (0x2UL) /*!< DMA_DONE (Bitfield-Mask: 0x01) */ 149 #define MEC_QSPI_STATUS_TXBERR_Pos (2UL) /*!< TXBERR (Bit 2) */ 150 #define MEC_QSPI_STATUS_TXBERR_Msk (0x4UL) /*!< TXBERR (Bitfield-Mask: 0x01) */ 151 #define MEC_QSPI_STATUS_RXBERR_Pos (3UL) /*!< RXBERR (Bit 3) */ 152 #define MEC_QSPI_STATUS_RXBERR_Msk (0x8UL) /*!< RXBERR (Bitfield-Mask: 0x01) */ 153 #define MEC_QSPI_STATUS_PROGERR_Pos (4UL) /*!< PROGERR (Bit 4) */ 154 #define MEC_QSPI_STATUS_PROGERR_Msk (0x10UL) /*!< PROGERR (Bitfield-Mask: 0x01) */ 155 #define MEC_QSPI_STATUS_LDRXERR_Pos (5UL) /*!< LDRXERR (Bit 5) */ 156 #define MEC_QSPI_STATUS_LDRXERR_Msk (0x20UL) /*!< LDRXERR (Bitfield-Mask: 0x01) */ 157 #define MEC_QSPI_STATUS_LDTXERR_Pos (6UL) /*!< LDTXERR (Bit 6) */ 158 #define MEC_QSPI_STATUS_LDTXERR_Msk (0x40UL) /*!< LDTXERR (Bitfield-Mask: 0x01) */ 159 #define MEC_QSPI_STATUS_TXBF_Pos (8UL) /*!< TXBF (Bit 8) */ 160 #define MEC_QSPI_STATUS_TXBF_Msk (0x100UL) /*!< TXBF (Bitfield-Mask: 0x01) */ 161 #define MEC_QSPI_STATUS_TXBE_Pos (9UL) /*!< TXBE (Bit 9) */ 162 #define MEC_QSPI_STATUS_TXBE_Msk (0x200UL) /*!< TXBE (Bitfield-Mask: 0x01) */ 163 #define MEC_QSPI_STATUS_TXBREQ_Pos (10UL) /*!< TXBREQ (Bit 10) */ 164 #define MEC_QSPI_STATUS_TXBREQ_Msk (0x400UL) /*!< TXBREQ (Bitfield-Mask: 0x01) */ 165 #define MEC_QSPI_STATUS_TXBSTALL_Pos (11UL) /*!< TXBSTALL (Bit 11) */ 166 #define MEC_QSPI_STATUS_TXBSTALL_Msk (0x800UL) /*!< TXBSTALL (Bitfield-Mask: 0x01) */ 167 #define MEC_QSPI_STATUS_RXBF_Pos (12UL) /*!< RXBF (Bit 12) */ 168 #define MEC_QSPI_STATUS_RXBF_Msk (0x1000UL) /*!< RXBF (Bitfield-Mask: 0x01) */ 169 #define MEC_QSPI_STATUS_RXBE_Pos (13UL) /*!< RXBE (Bit 13) */ 170 #define MEC_QSPI_STATUS_RXBE_Msk (0x2000UL) /*!< RXBE (Bitfield-Mask: 0x01) */ 171 #define MEC_QSPI_STATUS_RXBREQ_Pos (14UL) /*!< RXBREQ (Bit 14) */ 172 #define MEC_QSPI_STATUS_RXBREQ_Msk (0x4000UL) /*!< RXBREQ (Bitfield-Mask: 0x01) */ 173 #define MEC_QSPI_STATUS_RXBSTALL_Pos (15UL) /*!< RXBSTALL (Bit 15) */ 174 #define MEC_QSPI_STATUS_RXBSTALL_Msk (0x8000UL) /*!< RXBSTALL (Bitfield-Mask: 0x01) */ 175 #define MEC_QSPI_STATUS_ACTIVE_Pos (16UL) /*!< ACTIVE (Bit 16) */ 176 #define MEC_QSPI_STATUS_ACTIVE_Msk (0x10000UL) /*!< ACTIVE (Bitfield-Mask: 0x01) */ 177 #define MEC_QSPI_STATUS_CDBI_Pos (24UL) /*!< CDBI (Bit 24) */ 178 #define MEC_QSPI_STATUS_CDBI_Msk (0xf000000UL) /*!< CDBI (Bitfield-Mask: 0x0f) */ 179 /* ======================================================= BCNT_STS ======================================================== */ 180 #define MEC_QSPI_BCNT_STS_TXCNT_Pos (0UL) /*!< TXCNT (Bit 0) */ 181 #define MEC_QSPI_BCNT_STS_TXCNT_Msk (0xffffUL) /*!< TXCNT (Bitfield-Mask: 0xffff) */ 182 #define MEC_QSPI_BCNT_STS_RXCNT_Pos (16UL) /*!< RXCNT (Bit 16) */ 183 #define MEC_QSPI_BCNT_STS_RXCNT_Msk (0xffff0000UL) /*!< RXCNT (Bitfield-Mask: 0xffff) */ 184 /* ======================================================= INTR_CTRL ======================================================= */ 185 #define MEC_QSPI_INTR_CTRL_DONE_Pos (0UL) /*!< DONE (Bit 0) */ 186 #define MEC_QSPI_INTR_CTRL_DONE_Msk (0x1UL) /*!< DONE (Bitfield-Mask: 0x01) */ 187 #define MEC_QSPI_INTR_CTRL_DMA_DONE_Pos (1UL) /*!< DMA_DONE (Bit 1) */ 188 #define MEC_QSPI_INTR_CTRL_DMA_DONE_Msk (0x2UL) /*!< DMA_DONE (Bitfield-Mask: 0x01) */ 189 #define MEC_QSPI_INTR_CTRL_TXBERR_Pos (2UL) /*!< TXBERR (Bit 2) */ 190 #define MEC_QSPI_INTR_CTRL_TXBERR_Msk (0x4UL) /*!< TXBERR (Bitfield-Mask: 0x01) */ 191 #define MEC_QSPI_INTR_CTRL_RXBERR_Pos (3UL) /*!< RXBERR (Bit 3) */ 192 #define MEC_QSPI_INTR_CTRL_RXBERR_Msk (0x8UL) /*!< RXBERR (Bitfield-Mask: 0x01) */ 193 #define MEC_QSPI_INTR_CTRL_PROGERR_Pos (4UL) /*!< PROGERR (Bit 4) */ 194 #define MEC_QSPI_INTR_CTRL_PROGERR_Msk (0x10UL) /*!< PROGERR (Bitfield-Mask: 0x01) */ 195 #define MEC_QSPI_INTR_CTRL_LDRXERR_Pos (5UL) /*!< LDRXERR (Bit 5) */ 196 #define MEC_QSPI_INTR_CTRL_LDRXERR_Msk (0x20UL) /*!< LDRXERR (Bitfield-Mask: 0x01) */ 197 #define MEC_QSPI_INTR_CTRL_LDTXERR_Pos (6UL) /*!< LDTXERR (Bit 6) */ 198 #define MEC_QSPI_INTR_CTRL_LDTXERR_Msk (0x40UL) /*!< LDTXERR (Bitfield-Mask: 0x01) */ 199 #define MEC_QSPI_INTR_CTRL_TXBF_Pos (8UL) /*!< TXBF (Bit 8) */ 200 #define MEC_QSPI_INTR_CTRL_TXBF_Msk (0x100UL) /*!< TXBF (Bitfield-Mask: 0x01) */ 201 #define MEC_QSPI_INTR_CTRL_TXBE_Pos (9UL) /*!< TXBE (Bit 9) */ 202 #define MEC_QSPI_INTR_CTRL_TXBE_Msk (0x200UL) /*!< TXBE (Bitfield-Mask: 0x01) */ 203 #define MEC_QSPI_INTR_CTRL_TXBREQ_Pos (10UL) /*!< TXBREQ (Bit 10) */ 204 #define MEC_QSPI_INTR_CTRL_TXBREQ_Msk (0x400UL) /*!< TXBREQ (Bitfield-Mask: 0x01) */ 205 #define MEC_QSPI_INTR_CTRL_TXBSTALL_Pos (11UL) /*!< TXBSTALL (Bit 11) */ 206 #define MEC_QSPI_INTR_CTRL_TXBSTALL_Msk (0x800UL) /*!< TXBSTALL (Bitfield-Mask: 0x01) */ 207 #define MEC_QSPI_INTR_CTRL_RXBF_Pos (12UL) /*!< RXBF (Bit 12) */ 208 #define MEC_QSPI_INTR_CTRL_RXBF_Msk (0x1000UL) /*!< RXBF (Bitfield-Mask: 0x01) */ 209 #define MEC_QSPI_INTR_CTRL_RXBE_Pos (13UL) /*!< RXBE (Bit 13) */ 210 #define MEC_QSPI_INTR_CTRL_RXBE_Msk (0x2000UL) /*!< RXBE (Bitfield-Mask: 0x01) */ 211 #define MEC_QSPI_INTR_CTRL_RXBREQ_Pos (14UL) /*!< RXBREQ (Bit 14) */ 212 #define MEC_QSPI_INTR_CTRL_RXBREQ_Msk (0x4000UL) /*!< RXBREQ (Bitfield-Mask: 0x01) */ 213 /* ======================================================= BCNT_TRIG ======================================================= */ 214 #define MEC_QSPI_BCNT_TRIG_TXBCNT_Pos (0UL) /*!< TXBCNT (Bit 0) */ 215 #define MEC_QSPI_BCNT_TRIG_TXBCNT_Msk (0xffffUL) /*!< TXBCNT (Bitfield-Mask: 0xffff) */ 216 #define MEC_QSPI_BCNT_TRIG_RXBCNT_Pos (16UL) /*!< RXBCNT (Bit 16) */ 217 #define MEC_QSPI_BCNT_TRIG_RXBCNT_Msk (0xffff0000UL) /*!< RXBCNT (Bitfield-Mask: 0xffff) */ 218 /* ======================================================== TX_FIFO ======================================================== */ 219 /* ======================================================== RX_FIFO ======================================================== */ 220 /* ========================================================= CSTM ========================================================== */ 221 #define MEC_QSPI_CSTM_CSA_CLKSTA_Pos (0UL) /*!< CSA_CLKSTA (Bit 0) */ 222 #define MEC_QSPI_CSTM_CSA_CLKSTA_Msk (0xfUL) /*!< CSA_CLKSTA (Bitfield-Mask: 0x0f) */ 223 #define MEC_QSPI_CSTM_CLKSTO_CSD_Pos (8UL) /*!< CLKSTO_CSD (Bit 8) */ 224 #define MEC_QSPI_CSTM_CLKSTO_CSD_Msk (0xf00UL) /*!< CLKSTO_CSD (Bitfield-Mask: 0x0f) */ 225 #define MEC_QSPI_CSTM_DLDH_Pos (16UL) /*!< DLDH (Bit 16) */ 226 #define MEC_QSPI_CSTM_DLDH_Msk (0xf0000UL) /*!< DLDH (Bitfield-Mask: 0x0f) */ 227 #define MEC_QSPI_CSTM_CSD_CSA_Pos (24UL) /*!< CSD_CSA (Bit 24) */ 228 #define MEC_QSPI_CSTM_CSD_CSA_Msk (0xff000000UL) /*!< CSD_CSA (Bitfield-Mask: 0xff) */ 229 /* ========================================================= DESCR ========================================================= */ 230 #define MEC_QSPI_DESCR_IFM_Pos (0UL) /*!< IFM (Bit 0) */ 231 #define MEC_QSPI_DESCR_IFM_Msk (0x3UL) /*!< IFM (Bitfield-Mask: 0x03) */ 232 #define MEC_QSPI_DESCR_TXEN_Pos (2UL) /*!< TXEN (Bit 2) */ 233 #define MEC_QSPI_DESCR_TXEN_Msk (0xcUL) /*!< TXEN (Bitfield-Mask: 0x03) */ 234 #define MEC_QSPI_DESCR_TXDMA_Pos (4UL) /*!< TXDMA (Bit 4) */ 235 #define MEC_QSPI_DESCR_TXDMA_Msk (0x30UL) /*!< TXDMA (Bitfield-Mask: 0x03) */ 236 #define MEC_QSPI_DESCR_RXEN_Pos (6UL) /*!< RXEN (Bit 6) */ 237 #define MEC_QSPI_DESCR_RXEN_Msk (0x40UL) /*!< RXEN (Bitfield-Mask: 0x01) */ 238 #define MEC_QSPI_DESCR_RXDMA_Pos (7UL) /*!< RXDMA (Bit 7) */ 239 #define MEC_QSPI_DESCR_RXDMA_Msk (0x180UL) /*!< RXDMA (Bitfield-Mask: 0x03) */ 240 #define MEC_QSPI_DESCR_CLOSE_Pos (9UL) /*!< CLOSE (Bit 9) */ 241 #define MEC_QSPI_DESCR_CLOSE_Msk (0x200UL) /*!< CLOSE (Bitfield-Mask: 0x01) */ 242 #define MEC_QSPI_DESCR_QUNITS_Pos (10UL) /*!< QUNITS (Bit 10) */ 243 #define MEC_QSPI_DESCR_QUNITS_Msk (0xc00UL) /*!< QUNITS (Bitfield-Mask: 0x03) */ 244 #define MEC_QSPI_DESCR_NEXT_Pos (12UL) /*!< NEXT (Bit 12) */ 245 #define MEC_QSPI_DESCR_NEXT_Msk (0xf000UL) /*!< NEXT (Bitfield-Mask: 0x0f) */ 246 #define MEC_QSPI_DESCR_LAST_Pos (16UL) /*!< LAST (Bit 16) */ 247 #define MEC_QSPI_DESCR_LAST_Msk (0x10000UL) /*!< LAST (Bitfield-Mask: 0x01) */ 248 #define MEC_QSPI_DESCR_QNUNITS_Pos (17UL) /*!< QNUNITS (Bit 17) */ 249 #define MEC_QSPI_DESCR_QNUNITS_Msk (0xfffe0000UL) /*!< QNUNITS (Bitfield-Mask: 0x7fff) */ 250 /* ====================================================== ALIAS_CTRL ======================================================= */ 251 /* ======================================================= ALT1_MODE ======================================================= */ 252 #define MEC_QSPI_ALT1_MODE_CS1_ALTEN_Pos (0UL) /*!< CS1_ALTEN (Bit 0) */ 253 #define MEC_QSPI_ALT1_MODE_CS1_ALTEN_Msk (0x1UL) /*!< CS1_ALTEN (Bitfield-Mask: 0x01) */ 254 #define MEC_QSPI_ALT1_MODE_CS1_ALT_CLKDIV_Pos (16UL) /*!< CS1_ALT_CLKDIV (Bit 16) */ 255 #define MEC_QSPI_ALT1_MODE_CS1_ALT_CLKDIV_Msk (0xff0000UL) /*!< CS1_ALT_CLKDIV (Bitfield-Mask: 0xff) */ 256 /* ========================================================= TAPSS ========================================================= */ 257 #define MEC_QSPI_TAPSS_TSCK_Pos (0UL) /*!< TSCK (Bit 0) */ 258 #define MEC_QSPI_TAPSS_TSCK_Msk (0xffUL) /*!< TSCK (Bitfield-Mask: 0xff) */ 259 #define MEC_QSPI_TAPSS_TCTRL_Pos (8UL) /*!< TCTRL (Bit 8) */ 260 #define MEC_QSPI_TAPSS_TCTRL_Msk (0xff00UL) /*!< TCTRL (Bitfield-Mask: 0xff) */ 261 /* ========================================================= TAPSA ========================================================= */ 262 #define MEC_QSPI_TAPSA_TSCKADJ_Pos (0UL) /*!< TSCKADJ (Bit 0) */ 263 #define MEC_QSPI_TAPSA_TSCKADJ_Msk (0xffUL) /*!< TSCKADJ (Bitfield-Mask: 0xff) */ 264 #define MEC_QSPI_TAPSA_TCTRLADJ_Pos (8UL) /*!< TCTRLADJ (Bit 8) */ 265 #define MEC_QSPI_TAPSA_TCTRLADJ_Msk (0xff00UL) /*!< TCTRLADJ (Bitfield-Mask: 0xff) */ 266 /* ========================================================= TAPSC ========================================================= */ 267 #define MEC_QSPI_TAPSC_AUTO_Pos (0UL) /*!< AUTO (Bit 0) */ 268 #define MEC_QSPI_TAPSC_AUTO_Msk (0x3UL) /*!< AUTO (Bitfield-Mask: 0x03) */ 269 270 /** @} */ /* End of group PosMask_peripherals */ 271 272 /** @addtogroup EnumValue_clusters 273 * @{ 274 */ 275 /* ============================================== LDMA_CHAN CTRL EN [0..0] ============================================== */ 276 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_EN */ 277 MEC_QSPI_LDMA_CHAN_CTRL_EN_EN = 1, /*!< EN : Enable */ 278 } MEC_QSPI_LDMA_CHAN_CTRL_EN_Enum; 279 280 /* =========================================== LDMA_CHAN CTRL RESTART [1..1] ============================================ */ 281 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_RESTART */ 282 MEC_QSPI_LDMA_CHAN_CTRL_RESTART_EN = 1, /*!< EN : Enable */ 283 } MEC_QSPI_LDMA_CHAN_CTRL_RESTART_Enum; 284 285 /* ============================================= LDMA_CHAN CTRL RSTA [2..2] ============================================= */ 286 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_RSTA */ 287 MEC_QSPI_LDMA_CHAN_CTRL_RSTA_EN = 1, /*!< EN : Enable */ 288 } MEC_QSPI_LDMA_CHAN_CTRL_RSTA_Enum; 289 290 /* ============================================= LDMA_CHAN CTRL OVRL [3..3] ============================================= */ 291 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_OVRL */ 292 MEC_QSPI_LDMA_CHAN_CTRL_OVRL_EN = 1, /*!< EN : Enable */ 293 } MEC_QSPI_LDMA_CHAN_CTRL_OVRL_Enum; 294 295 /* ============================================ LDMA_CHAN CTRL ACCSZ [4..5] ============================================= */ 296 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ */ 297 MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_1B = 0, /*!< 1B : Access size is 1 byte */ 298 MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_2B = 1, /*!< 2B : Access size is 2 bytes */ 299 MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_4B = 2, /*!< 4B : Access size is 4 bytes */ 300 } MEC_QSPI_LDMA_CHAN_CTRL_ACCSZ_Enum; 301 302 /* ============================================ LDMA_CHAN CTRL INCRA [6..6] ============================================= */ 303 typedef enum { /*!< MEC_QSPI_LDMA_CHAN_CTRL_INCRA */ 304 MEC_QSPI_LDMA_CHAN_CTRL_INCRA_EN = 1, /*!< EN : Enable */ 305 } MEC_QSPI_LDMA_CHAN_CTRL_INCRA_Enum; 306 307 308 /** @} */ /* End of group EnumValue_clusters */ 309 310 /** @addtogroup EnumValue_peripherals 311 * @{ 312 */ 313 /* ========================================================= MODE ========================================================== */ 314 /* ============================================== MEC_QSPI MODE ACTV [0..0] =============================================== */ 315 typedef enum { /*!< MEC_QSPI_MODE_ACTV */ 316 MEC_QSPI_MODE_ACTV_EN = 1, /*!< EN : Enable */ 317 } MEC_QSPI_MODE_ACTV_Enum; 318 319 /* ============================================== MEC_QSPI MODE SRST [1..1] =============================================== */ 320 typedef enum { /*!< MEC_QSPI_MODE_SRST */ 321 MEC_QSPI_MODE_SRST_EN = 1, /*!< EN : Enable */ 322 } MEC_QSPI_MODE_SRST_Enum; 323 324 /* ============================================= MEC_QSPI MODE TAFDMA [2..2] ============================================== */ 325 typedef enum { /*!< MEC_QSPI_MODE_TAFDMA */ 326 MEC_QSPI_MODE_TAFDMA_EN = 1, /*!< EN : Enable */ 327 } MEC_QSPI_MODE_TAFDMA_Enum; 328 329 /* ============================================= MEC_QSPI MODE RX_LDMA [3..3] ============================================= */ 330 typedef enum { /*!< MEC_QSPI_MODE_RX_LDMA */ 331 MEC_QSPI_MODE_RX_LDMA_EN = 1, /*!< EN : Enable */ 332 } MEC_QSPI_MODE_RX_LDMA_Enum; 333 334 /* ============================================= MEC_QSPI MODE TX_LDMA [4..4] ============================================= */ 335 typedef enum { /*!< MEC_QSPI_MODE_TX_LDMA */ 336 MEC_QSPI_MODE_TX_LDMA_EN = 1, /*!< EN : Enable */ 337 } MEC_QSPI_MODE_TX_LDMA_Enum; 338 339 /* ============================================== MEC_QSPI MODE CPOL [8..8] =============================================== */ 340 typedef enum { /*!< MEC_QSPI_MODE_CPOL */ 341 MEC_QSPI_MODE_CPOL_LO = 0, /*!< LO : Clock idle lo */ 342 MEC_QSPI_MODE_CPOL_HI = 1, /*!< HI : Clock idle high */ 343 } MEC_QSPI_MODE_CPOL_Enum; 344 345 /* ============================================ MEC_QSPI MODE CPHA_MOSI [9..9] ============================================ */ 346 typedef enum { /*!< MEC_QSPI_MODE_CPHA_MOSI */ 347 MEC_QSPI_MODE_CPHA_MOSI_FODD = 1, /*!< FODD : Enable */ 348 } MEC_QSPI_MODE_CPHA_MOSI_Enum; 349 350 /* =========================================== MEC_QSPI MODE CPHA_MISO [10..10] =========================================== */ 351 typedef enum { /*!< MEC_QSPI_MODE_CPHA_MISO */ 352 MEC_QSPI_MODE_CPHA_MISO_SEVEN = 1, /*!< SEVEN : Enable */ 353 } MEC_QSPI_MODE_CPHA_MISO_Enum; 354 355 /* ============================================== MEC_QSPI MODE CS [12..13] =============================================== */ 356 typedef enum { /*!< MEC_QSPI_MODE_CS */ 357 MEC_QSPI_MODE_CS_PIN0 = 0, /*!< PIN0 : Use chip select 0 pin */ 358 MEC_QSPI_MODE_CS_PIN1 = 1, /*!< PIN1 : Use chip select 1 pin */ 359 } MEC_QSPI_MODE_CS_Enum; 360 361 /* ========================================================= CTRL ========================================================== */ 362 /* =============================================== MEC_QSPI CTRL IFM [0..1] =============================================== */ 363 typedef enum { /*!< MEC_QSPI_CTRL_IFM */ 364 MEC_QSPI_CTRL_IFM_FD = 0, /*!< FD : Full duplex: transmit on IO0, received on IO1 */ 365 MEC_QSPI_CTRL_IFM_DUAL = 1, /*!< DUAL : Dual: transmit and receive on IO[0:1] */ 366 MEC_QSPI_CTRL_IFM_QUAD = 2, /*!< QUAD : Quad: transmit and receive on IO[0:3] */ 367 } MEC_QSPI_CTRL_IFM_Enum; 368 369 /* =============================================== MEC_QSPI CTRL TXM [2..3] =============================================== */ 370 typedef enum { /*!< MEC_QSPI_CTRL_TXM */ 371 MEC_QSPI_CTRL_TXM_DIS = 0, /*!< DIS : Transmit disabled */ 372 MEC_QSPI_CTRL_TXM_EN = 1, /*!< EN : Transmit data enabled */ 373 MEC_QSPI_CTRL_TXM_ENZ = 2, /*!< ENZ : Transmit zeros */ 374 MEC_QSPI_CTRL_TXM_EN1 = 3, /*!< EN1 : Transmit ones */ 375 } MEC_QSPI_CTRL_TXM_Enum; 376 377 /* ============================================== MEC_QSPI CTRL TXDMA [4..5] ============================================== */ 378 typedef enum { /*!< MEC_QSPI_CTRL_TXDMA */ 379 MEC_QSPI_CTRL_TXDMA_DIS = 0, /*!< DIS : Transmit disabled */ 380 MEC_QSPI_CTRL_TXDMA_1B_LDMA_CH0 = 1, /*!< 1B_LDMA_CH0 : Legacy DMA 1 byte units/Local DMA Chan 0 */ 381 MEC_QSPI_CTRL_TXDMA_2B_LDMA_CH1 = 2, /*!< 2B_LDMA_CH1 : Legacy DMA 2 byte units/Local DMA Chan 1 */ 382 MEC_QSPI_CTRL_TXDMA_4B_LDMA_CH2 = 3, /*!< 4B_LDMA_CH2 : Legacy DMA in 4 byte units/Local DMA Chan 2 */ 383 } MEC_QSPI_CTRL_TXDMA_Enum; 384 385 /* ============================================== MEC_QSPI CTRL RXEN [6..6] =============================================== */ 386 typedef enum { /*!< MEC_QSPI_CTRL_RXEN */ 387 MEC_QSPI_CTRL_RXEN_EN = 1, /*!< EN : Enable */ 388 } MEC_QSPI_CTRL_RXEN_Enum; 389 390 /* ============================================== MEC_QSPI CTRL RXDMA [7..8] ============================================== */ 391 typedef enum { /*!< MEC_QSPI_CTRL_RXDMA */ 392 MEC_QSPI_CTRL_RXDMA_DIS = 0, /*!< DIS : Receive DMA disabled */ 393 MEC_QSPI_CTRL_RXDMA_1B_LDMA_CH0 = 1, /*!< 1B_LDMA_CH0 : Legacy DMA 1 byte units/Local DMA Chan 0 */ 394 MEC_QSPI_CTRL_RXDMA_2B_LDMA_CH1 = 2, /*!< 2B_LDMA_CH1 : Legacy DMA 2 byte units/Local DMA Chan 1 */ 395 MEC_QSPI_CTRL_RXDMA_4B_LDMA_CH2 = 3, /*!< 4B_LDMA_CH2 : Legacy DMA 4 byte units/Local DMA Chan 2 */ 396 } MEC_QSPI_CTRL_RXDMA_Enum; 397 398 /* ============================================== MEC_QSPI CTRL CLOSE [9..9] ============================================== */ 399 typedef enum { /*!< MEC_QSPI_CTRL_CLOSE */ 400 MEC_QSPI_CTRL_CLOSE_EN = 1, /*!< EN : Enable */ 401 } MEC_QSPI_CTRL_CLOSE_Enum; 402 403 /* ============================================ MEC_QSPI CTRL QUNITS [10..11] ============================================= */ 404 typedef enum { /*!< MEC_QSPI_CTRL_QUNITS */ 405 MEC_QSPI_CTRL_QUNITS_BITS = 0, /*!< BITS : QSPI transfer counts in bit units */ 406 MEC_QSPI_CTRL_QUNITS_1B = 1, /*!< 1B : QSPI transfer counts in byte units */ 407 MEC_QSPI_CTRL_QUNITS_4B = 2, /*!< 4B : QSPI transfer counts in 4-byte units */ 408 MEC_QSPI_CTRL_QUNITS_16B = 3, /*!< 16B : QSPI transfer counts in 16-byte units */ 409 } MEC_QSPI_CTRL_QUNITS_Enum; 410 411 /* ============================================= MEC_QSPI CTRL DPTR [12..15] ============================================== */ 412 typedef enum { /*!< MEC_QSPI_CTRL_DPTR */ 413 MEC_QSPI_CTRL_DPTR_DESCR0 = 0, /*!< DESCR0 : Start with DESCR0 */ 414 MEC_QSPI_CTRL_DPTR_DESCR1 = 1, /*!< DESCR1 : Start with DESCR1 */ 415 MEC_QSPI_CTRL_DPTR_DESCR2 = 2, /*!< DESCR2 : Start with DESCR2 */ 416 MEC_QSPI_CTRL_DPTR_DESCR3 = 3, /*!< DESCR3 : Start with DESCR3 */ 417 MEC_QSPI_CTRL_DPTR_DESCR4 = 4, /*!< DESCR4 : Start with DESCR4 */ 418 MEC_QSPI_CTRL_DPTR_DESCR5 = 5, /*!< DESCR5 : Start with DESCR5 */ 419 MEC_QSPI_CTRL_DPTR_DESCR6 = 6, /*!< DESCR6 : Start with DESCR6 */ 420 MEC_QSPI_CTRL_DPTR_DESCR7 = 7, /*!< DESCR7 : Start with DESCR7 */ 421 MEC_QSPI_CTRL_DPTR_DESCR8 = 8, /*!< DESCR8 : Start with DESCR8 */ 422 MEC_QSPI_CTRL_DPTR_DESCR9 = 9, /*!< DESCR9 : Start with DESCR9 */ 423 MEC_QSPI_CTRL_DPTR_DESCR10 = 10, /*!< DESCR10 : Start with DESCR10 */ 424 MEC_QSPI_CTRL_DPTR_DESCR11 = 11, /*!< DESCR11 : Start with DESCR11 */ 425 MEC_QSPI_CTRL_DPTR_DESCR12 = 12, /*!< DESCR12 : Start with DESCR12 */ 426 MEC_QSPI_CTRL_DPTR_DESCR13 = 13, /*!< DESCR13 : Start with DESCR13 */ 427 MEC_QSPI_CTRL_DPTR_DESCR14 = 14, /*!< DESCR14 : Start with DESCR14 */ 428 MEC_QSPI_CTRL_DPTR_DESCR15 = 15, /*!< DESCR15 : Start with DESCR15 */ 429 } MEC_QSPI_CTRL_DPTR_Enum; 430 431 /* ========================================== MEC_QSPI CTRL DESCR_MODE [16..16] =========================================== */ 432 typedef enum { /*!< MEC_QSPI_CTRL_DESCR_MODE */ 433 MEC_QSPI_CTRL_DESCR_MODE_EN = 1, /*!< EN : Enable */ 434 } MEC_QSPI_CTRL_DESCR_MODE_Enum; 435 436 /* ========================================================== EXE ========================================================== */ 437 /* ============================================== MEC_QSPI EXE START [0..0] =============================================== */ 438 typedef enum { /*!< MEC_QSPI_EXE_START */ 439 MEC_QSPI_EXE_START_EN = 1, /*!< EN : Write 1 to start QSPI */ 440 } MEC_QSPI_EXE_START_Enum; 441 442 /* =============================================== MEC_QSPI EXE STOP [1..1] =============================================== */ 443 typedef enum { /*!< MEC_QSPI_EXE_STOP */ 444 MEC_QSPI_EXE_STOP_EN = 1, /*!< EN : Write 1 to stop QSPI on next unit boundary */ 445 } MEC_QSPI_EXE_STOP_Enum; 446 447 /* =============================================== MEC_QSPI EXE CLRF [2..2] =============================================== */ 448 typedef enum { /*!< MEC_QSPI_EXE_CLRF */ 449 MEC_QSPI_EXE_CLRF_EN = 1, /*!< EN : Write 1 to clear TX and RX FIFOs */ 450 } MEC_QSPI_EXE_CLRF_Enum; 451 452 /* ======================================================== IFCTRL ========================================================= */ 453 /* ============================================= MEC_QSPI IFCTRL WRPV [0..0] ============================================== */ 454 typedef enum { /*!< MEC_QSPI_IFCTRL_WRPV */ 455 MEC_QSPI_IFCTRL_WRPV_LO = 0, /*!< LO : Low */ 456 MEC_QSPI_IFCTRL_WRPV_HI = 1, /*!< HI : High */ 457 } MEC_QSPI_IFCTRL_WRPV_Enum; 458 459 /* ============================================= MEC_QSPI IFCTRL WRPC [1..1] ============================================== */ 460 typedef enum { /*!< MEC_QSPI_IFCTRL_WRPC */ 461 MEC_QSPI_IFCTRL_WRPC_EN = 1, /*!< EN : Enable */ 462 } MEC_QSPI_IFCTRL_WRPC_Enum; 463 464 /* ============================================= MEC_QSPI IFCTRL HLDV [2..2] ============================================== */ 465 typedef enum { /*!< MEC_QSPI_IFCTRL_HLDV */ 466 MEC_QSPI_IFCTRL_HLDV_LO = 0, /*!< LO : Low */ 467 MEC_QSPI_IFCTRL_HLDV_HI = 1, /*!< HI : High */ 468 } MEC_QSPI_IFCTRL_HLDV_Enum; 469 470 /* ============================================= MEC_QSPI IFCTRL HLDEN [3..3] ============================================= */ 471 typedef enum { /*!< MEC_QSPI_IFCTRL_HLDEN */ 472 MEC_QSPI_IFCTRL_HLDEN_EN = 1, /*!< EN : Enable */ 473 } MEC_QSPI_IFCTRL_HLDEN_Enum; 474 475 /* ======================================================== STATUS ========================================================= */ 476 /* ============================================= MEC_QSPI STATUS DONE [0..0] ============================================== */ 477 typedef enum { /*!< MEC_QSPI_STATUS_DONE */ 478 MEC_QSPI_STATUS_DONE_ACTIVE = 1, /*!< ACTIVE : Active */ 479 } MEC_QSPI_STATUS_DONE_Enum; 480 481 /* =========================================== MEC_QSPI STATUS DMA_DONE [1..1] ============================================ */ 482 typedef enum { /*!< MEC_QSPI_STATUS_DMA_DONE */ 483 MEC_QSPI_STATUS_DMA_DONE_ACTIVE = 1, /*!< ACTIVE : Active */ 484 } MEC_QSPI_STATUS_DMA_DONE_Enum; 485 486 /* ============================================ MEC_QSPI STATUS TXBERR [2..2] ============================================= */ 487 typedef enum { /*!< MEC_QSPI_STATUS_TXBERR */ 488 MEC_QSPI_STATUS_TXBERR_ACTIVE = 1, /*!< ACTIVE : Active */ 489 } MEC_QSPI_STATUS_TXBERR_Enum; 490 491 /* ============================================ MEC_QSPI STATUS RXBERR [3..3] ============================================= */ 492 typedef enum { /*!< MEC_QSPI_STATUS_RXBERR */ 493 MEC_QSPI_STATUS_RXBERR_ACTIVE = 1, /*!< ACTIVE : Active */ 494 } MEC_QSPI_STATUS_RXBERR_Enum; 495 496 /* ============================================ MEC_QSPI STATUS PROGERR [4..4] ============================================ */ 497 typedef enum { /*!< MEC_QSPI_STATUS_PROGERR */ 498 MEC_QSPI_STATUS_PROGERR_ACTIVE = 1, /*!< ACTIVE : Active */ 499 } MEC_QSPI_STATUS_PROGERR_Enum; 500 501 /* ============================================ MEC_QSPI STATUS LDRXERR [5..5] ============================================ */ 502 typedef enum { /*!< MEC_QSPI_STATUS_LDRXERR */ 503 MEC_QSPI_STATUS_LDRXERR_ACTIVE = 1, /*!< ACTIVE : Active */ 504 } MEC_QSPI_STATUS_LDRXERR_Enum; 505 506 /* ============================================ MEC_QSPI STATUS LDTXERR [6..6] ============================================ */ 507 typedef enum { /*!< MEC_QSPI_STATUS_LDTXERR */ 508 MEC_QSPI_STATUS_LDTXERR_ACTIVE = 1, /*!< ACTIVE : Active */ 509 } MEC_QSPI_STATUS_LDTXERR_Enum; 510 511 /* ============================================= MEC_QSPI STATUS TXBF [8..8] ============================================== */ 512 typedef enum { /*!< MEC_QSPI_STATUS_TXBF */ 513 MEC_QSPI_STATUS_TXBF_ACTIVE = 1, /*!< ACTIVE : Active */ 514 } MEC_QSPI_STATUS_TXBF_Enum; 515 516 /* ============================================= MEC_QSPI STATUS TXBE [9..9] ============================================== */ 517 typedef enum { /*!< MEC_QSPI_STATUS_TXBE */ 518 MEC_QSPI_STATUS_TXBE_ACTIVE = 1, /*!< ACTIVE : Active */ 519 } MEC_QSPI_STATUS_TXBE_Enum; 520 521 /* =========================================== MEC_QSPI STATUS TXBREQ [10..10] ============================================ */ 522 typedef enum { /*!< MEC_QSPI_STATUS_TXBREQ */ 523 MEC_QSPI_STATUS_TXBREQ_ACTIVE = 1, /*!< ACTIVE : Active */ 524 } MEC_QSPI_STATUS_TXBREQ_Enum; 525 526 /* ========================================== MEC_QSPI STATUS TXBSTALL [11..11] =========================================== */ 527 typedef enum { /*!< MEC_QSPI_STATUS_TXBSTALL */ 528 MEC_QSPI_STATUS_TXBSTALL_ACTIVE = 1, /*!< ACTIVE : Active */ 529 } MEC_QSPI_STATUS_TXBSTALL_Enum; 530 531 /* ============================================ MEC_QSPI STATUS RXBF [12..12] ============================================= */ 532 typedef enum { /*!< MEC_QSPI_STATUS_RXBF */ 533 MEC_QSPI_STATUS_RXBF_ACTIVE = 1, /*!< ACTIVE : Active */ 534 } MEC_QSPI_STATUS_RXBF_Enum; 535 536 /* ============================================ MEC_QSPI STATUS RXBE [13..13] ============================================= */ 537 typedef enum { /*!< MEC_QSPI_STATUS_RXBE */ 538 MEC_QSPI_STATUS_RXBE_ACTIVE = 1, /*!< ACTIVE : Active */ 539 } MEC_QSPI_STATUS_RXBE_Enum; 540 541 /* =========================================== MEC_QSPI STATUS RXBREQ [14..14] ============================================ */ 542 typedef enum { /*!< MEC_QSPI_STATUS_RXBREQ */ 543 MEC_QSPI_STATUS_RXBREQ_ACTIVE = 1, /*!< ACTIVE : Active */ 544 } MEC_QSPI_STATUS_RXBREQ_Enum; 545 546 /* ========================================== MEC_QSPI STATUS RXBSTALL [15..15] =========================================== */ 547 typedef enum { /*!< MEC_QSPI_STATUS_RXBSTALL */ 548 MEC_QSPI_STATUS_RXBSTALL_ACTIVE = 1, /*!< ACTIVE : Active */ 549 } MEC_QSPI_STATUS_RXBSTALL_Enum; 550 551 /* =========================================== MEC_QSPI STATUS ACTIVE [16..16] ============================================ */ 552 typedef enum { /*!< MEC_QSPI_STATUS_ACTIVE */ 553 MEC_QSPI_STATUS_ACTIVE_ON = 1, /*!< ON : Active */ 554 } MEC_QSPI_STATUS_ACTIVE_Enum; 555 556 /* ============================================ MEC_QSPI STATUS CDBI [24..27] ============================================= */ 557 typedef enum { /*!< MEC_QSPI_STATUS_CDBI */ 558 MEC_QSPI_STATUS_CDBI_DESCR0 = 0, /*!< DESCR0 : Start with DESCR0 */ 559 MEC_QSPI_STATUS_CDBI_DESCR1 = 1, /*!< DESCR1 : Start with DESCR1 */ 560 MEC_QSPI_STATUS_CDBI_DESCR2 = 2, /*!< DESCR2 : Start with DESCR2 */ 561 MEC_QSPI_STATUS_CDBI_DESCR3 = 3, /*!< DESCR3 : Start with DESCR3 */ 562 MEC_QSPI_STATUS_CDBI_DESCR4 = 4, /*!< DESCR4 : Start with DESCR4 */ 563 MEC_QSPI_STATUS_CDBI_DESCR5 = 5, /*!< DESCR5 : Start with DESCR5 */ 564 MEC_QSPI_STATUS_CDBI_DESCR6 = 6, /*!< DESCR6 : Start with DESCR6 */ 565 MEC_QSPI_STATUS_CDBI_DESCR7 = 7, /*!< DESCR7 : Start with DESCR7 */ 566 MEC_QSPI_STATUS_CDBI_DESCR8 = 8, /*!< DESCR8 : Start with DESCR8 */ 567 MEC_QSPI_STATUS_CDBI_DESCR9 = 9, /*!< DESCR9 : Start with DESCR9 */ 568 MEC_QSPI_STATUS_CDBI_DESCR10 = 10, /*!< DESCR10 : Start with DESCR10 */ 569 MEC_QSPI_STATUS_CDBI_DESCR11 = 11, /*!< DESCR11 : Start with DESCR11 */ 570 MEC_QSPI_STATUS_CDBI_DESCR12 = 12, /*!< DESCR12 : Start with DESCR12 */ 571 MEC_QSPI_STATUS_CDBI_DESCR13 = 13, /*!< DESCR13 : Start with DESCR13 */ 572 MEC_QSPI_STATUS_CDBI_DESCR14 = 14, /*!< DESCR14 : Start with DESCR14 */ 573 MEC_QSPI_STATUS_CDBI_DESCR15 = 15, /*!< DESCR15 : Start with DESCR15 */ 574 } MEC_QSPI_STATUS_CDBI_Enum; 575 576 /* ======================================================= BCNT_STS ======================================================== */ 577 /* ======================================================= INTR_CTRL ======================================================= */ 578 /* ============================================ MEC_QSPI INTR_CTRL DONE [0..0] ============================================ */ 579 typedef enum { /*!< MEC_QSPI_INTR_CTRL_DONE */ 580 MEC_QSPI_INTR_CTRL_DONE_EN = 1, /*!< EN : Enable */ 581 } MEC_QSPI_INTR_CTRL_DONE_Enum; 582 583 /* ========================================== MEC_QSPI INTR_CTRL DMA_DONE [1..1] ========================================== */ 584 typedef enum { /*!< MEC_QSPI_INTR_CTRL_DMA_DONE */ 585 MEC_QSPI_INTR_CTRL_DMA_DONE_EN = 1, /*!< EN : Enable */ 586 } MEC_QSPI_INTR_CTRL_DMA_DONE_Enum; 587 588 /* =========================================== MEC_QSPI INTR_CTRL TXBERR [2..2] =========================================== */ 589 typedef enum { /*!< MEC_QSPI_INTR_CTRL_TXBERR */ 590 MEC_QSPI_INTR_CTRL_TXBERR_EN = 1, /*!< EN : Enable */ 591 } MEC_QSPI_INTR_CTRL_TXBERR_Enum; 592 593 /* =========================================== MEC_QSPI INTR_CTRL RXBERR [3..3] =========================================== */ 594 typedef enum { /*!< MEC_QSPI_INTR_CTRL_RXBERR */ 595 MEC_QSPI_INTR_CTRL_RXBERR_EN = 1, /*!< EN : Enable */ 596 } MEC_QSPI_INTR_CTRL_RXBERR_Enum; 597 598 /* ========================================== MEC_QSPI INTR_CTRL PROGERR [4..4] =========================================== */ 599 typedef enum { /*!< MEC_QSPI_INTR_CTRL_PROGERR */ 600 MEC_QSPI_INTR_CTRL_PROGERR_EN = 1, /*!< EN : Enable */ 601 } MEC_QSPI_INTR_CTRL_PROGERR_Enum; 602 603 /* ========================================== MEC_QSPI INTR_CTRL LDRXERR [5..5] =========================================== */ 604 typedef enum { /*!< MEC_QSPI_INTR_CTRL_LDRXERR */ 605 MEC_QSPI_INTR_CTRL_LDRXERR_EN = 1, /*!< EN : Enable */ 606 } MEC_QSPI_INTR_CTRL_LDRXERR_Enum; 607 608 /* ========================================== MEC_QSPI INTR_CTRL LDTXERR [6..6] =========================================== */ 609 typedef enum { /*!< MEC_QSPI_INTR_CTRL_LDTXERR */ 610 MEC_QSPI_INTR_CTRL_LDTXERR_EN = 1, /*!< EN : Enable */ 611 } MEC_QSPI_INTR_CTRL_LDTXERR_Enum; 612 613 /* ============================================ MEC_QSPI INTR_CTRL TXBF [8..8] ============================================ */ 614 typedef enum { /*!< MEC_QSPI_INTR_CTRL_TXBF */ 615 MEC_QSPI_INTR_CTRL_TXBF_EN = 1, /*!< EN : Enable */ 616 } MEC_QSPI_INTR_CTRL_TXBF_Enum; 617 618 /* ============================================ MEC_QSPI INTR_CTRL TXBE [9..9] ============================================ */ 619 typedef enum { /*!< MEC_QSPI_INTR_CTRL_TXBE */ 620 MEC_QSPI_INTR_CTRL_TXBE_EN = 1, /*!< EN : Enable */ 621 } MEC_QSPI_INTR_CTRL_TXBE_Enum; 622 623 /* ========================================== MEC_QSPI INTR_CTRL TXBREQ [10..10] ========================================== */ 624 typedef enum { /*!< MEC_QSPI_INTR_CTRL_TXBREQ */ 625 MEC_QSPI_INTR_CTRL_TXBREQ_EN = 1, /*!< EN : Enable */ 626 } MEC_QSPI_INTR_CTRL_TXBREQ_Enum; 627 628 /* ========================================= MEC_QSPI INTR_CTRL TXBSTALL [11..11] ========================================= */ 629 typedef enum { /*!< MEC_QSPI_INTR_CTRL_TXBSTALL */ 630 MEC_QSPI_INTR_CTRL_TXBSTALL_EN = 1, /*!< EN : Enable */ 631 } MEC_QSPI_INTR_CTRL_TXBSTALL_Enum; 632 633 /* =========================================== MEC_QSPI INTR_CTRL RXBF [12..12] =========================================== */ 634 typedef enum { /*!< MEC_QSPI_INTR_CTRL_RXBF */ 635 MEC_QSPI_INTR_CTRL_RXBF_EN = 1, /*!< EN : Enable */ 636 } MEC_QSPI_INTR_CTRL_RXBF_Enum; 637 638 /* =========================================== MEC_QSPI INTR_CTRL RXBE [13..13] =========================================== */ 639 typedef enum { /*!< MEC_QSPI_INTR_CTRL_RXBE */ 640 MEC_QSPI_INTR_CTRL_RXBE_EN = 1, /*!< EN : Enable */ 641 } MEC_QSPI_INTR_CTRL_RXBE_Enum; 642 643 /* ========================================== MEC_QSPI INTR_CTRL RXBREQ [14..14] ========================================== */ 644 typedef enum { /*!< MEC_QSPI_INTR_CTRL_RXBREQ */ 645 MEC_QSPI_INTR_CTRL_RXBREQ_EN = 1, /*!< EN : Enable */ 646 } MEC_QSPI_INTR_CTRL_RXBREQ_Enum; 647 648 /* ======================================================= BCNT_TRIG ======================================================= */ 649 /* ======================================================== TX_FIFO ======================================================== */ 650 /* ======================================================== RX_FIFO ======================================================== */ 651 /* ========================================================= CSTM ========================================================== */ 652 /* =========================================== MEC_QSPI CSTM CSA_CLKSTA [0..3] ============================================ */ 653 typedef enum { /*!< MEC_QSPI_CSTM_CSA_CLKSTA */ 654 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS0 = 0, /*!< CLKS0 : 0 clocks */ 655 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS1 = 1, /*!< CLKS1 : 1 clocks */ 656 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS2 = 2, /*!< CLKS2 : 2 clocks */ 657 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS3 = 3, /*!< CLKS3 : 3 clocks */ 658 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS4 = 4, /*!< CLKS4 : 4 clocks */ 659 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS5 = 5, /*!< CLKS5 : 5 clocks */ 660 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS6 = 6, /*!< CLKS6 : 6 clocks */ 661 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS7 = 7, /*!< CLKS7 : 7 clocks */ 662 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS8 = 8, /*!< CLKS8 : 8 clocks */ 663 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS9 = 9, /*!< CLKS9 : 9 clocks */ 664 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS10 = 10, /*!< CLKS10 : 10 clocks */ 665 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS11 = 11, /*!< CLKS11 : 11 clocks */ 666 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS12 = 12, /*!< CLKS12 : 12 clocks */ 667 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS13 = 13, /*!< CLKS13 : 13 clocks */ 668 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS14 = 14, /*!< CLKS14 : 14 clocks */ 669 MEC_QSPI_CSTM_CSA_CLKSTA_CLKS15 = 15, /*!< CLKS15 : 15 clocks */ 670 } MEC_QSPI_CSTM_CSA_CLKSTA_Enum; 671 672 /* =========================================== MEC_QSPI CSTM CLKSTO_CSD [8..11] =========================================== */ 673 typedef enum { /*!< MEC_QSPI_CSTM_CLKSTO_CSD */ 674 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS0 = 0, /*!< CLKS0 : 0 clocks */ 675 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS1 = 1, /*!< CLKS1 : 1 clocks */ 676 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS2 = 2, /*!< CLKS2 : 2 clocks */ 677 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS3 = 3, /*!< CLKS3 : 3 clocks */ 678 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS4 = 4, /*!< CLKS4 : 4 clocks */ 679 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS5 = 5, /*!< CLKS5 : 5 clocks */ 680 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS6 = 6, /*!< CLKS6 : 6 clocks */ 681 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS7 = 7, /*!< CLKS7 : 7 clocks */ 682 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS8 = 8, /*!< CLKS8 : 8 clocks */ 683 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS9 = 9, /*!< CLKS9 : 9 clocks */ 684 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS10 = 10, /*!< CLKS10 : 10 clocks */ 685 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS11 = 11, /*!< CLKS11 : 11 clocks */ 686 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS12 = 12, /*!< CLKS12 : 12 clocks */ 687 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS13 = 13, /*!< CLKS13 : 13 clocks */ 688 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS14 = 14, /*!< CLKS14 : 14 clocks */ 689 MEC_QSPI_CSTM_CLKSTO_CSD_CLKS15 = 15, /*!< CLKS15 : 15 clocks */ 690 } MEC_QSPI_CSTM_CLKSTO_CSD_Enum; 691 692 /* ============================================= MEC_QSPI CSTM DLDH [16..19] ============================================== */ 693 typedef enum { /*!< MEC_QSPI_CSTM_DLDH */ 694 MEC_QSPI_CSTM_DLDH_CLKS0 = 0, /*!< CLKS0 : 0 clocks */ 695 MEC_QSPI_CSTM_DLDH_CLKS1 = 1, /*!< CLKS1 : 1 clocks */ 696 MEC_QSPI_CSTM_DLDH_CLKS2 = 2, /*!< CLKS2 : 2 clocks */ 697 MEC_QSPI_CSTM_DLDH_CLKS3 = 3, /*!< CLKS3 : 3 clocks */ 698 MEC_QSPI_CSTM_DLDH_CLKS4 = 4, /*!< CLKS4 : 4 clocks */ 699 MEC_QSPI_CSTM_DLDH_CLKS5 = 5, /*!< CLKS5 : 5 clocks */ 700 MEC_QSPI_CSTM_DLDH_CLKS6 = 6, /*!< CLKS6 : 6 clocks */ 701 MEC_QSPI_CSTM_DLDH_CLKS7 = 7, /*!< CLKS7 : 7 clocks */ 702 MEC_QSPI_CSTM_DLDH_CLKS8 = 8, /*!< CLKS8 : 8 clocks */ 703 MEC_QSPI_CSTM_DLDH_CLKS9 = 9, /*!< CLKS9 : 9 clocks */ 704 MEC_QSPI_CSTM_DLDH_CLKS10 = 10, /*!< CLKS10 : 10 clocks */ 705 MEC_QSPI_CSTM_DLDH_CLKS11 = 11, /*!< CLKS11 : 11 clocks */ 706 MEC_QSPI_CSTM_DLDH_CLKS12 = 12, /*!< CLKS12 : 12 clocks */ 707 MEC_QSPI_CSTM_DLDH_CLKS13 = 13, /*!< CLKS13 : 13 clocks */ 708 MEC_QSPI_CSTM_DLDH_CLKS14 = 14, /*!< CLKS14 : 14 clocks */ 709 MEC_QSPI_CSTM_DLDH_CLKS15 = 15, /*!< CLKS15 : 15 clocks */ 710 } MEC_QSPI_CSTM_DLDH_Enum; 711 712 /* ============================================ MEC_QSPI CSTM CSD_CSA [24..31] ============================================ */ 713 typedef enum { /*!< MEC_QSPI_CSTM_CSD_CSA */ 714 MEC_QSPI_CSTM_CSD_CSA_CLKS0 = 0, /*!< CLKS0 : 0 clocks */ 715 MEC_QSPI_CSTM_CSD_CSA_CLKS1 = 1, /*!< CLKS1 : 1 clocks */ 716 MEC_QSPI_CSTM_CSD_CSA_CLKS2 = 2, /*!< CLKS2 : 2 clocks */ 717 MEC_QSPI_CSTM_CSD_CSA_CLKS3 = 3, /*!< CLKS3 : 3 clocks */ 718 MEC_QSPI_CSTM_CSD_CSA_CLKS4 = 4, /*!< CLKS4 : 4 clocks */ 719 MEC_QSPI_CSTM_CSD_CSA_CLKS5 = 5, /*!< CLKS5 : 5 clocks */ 720 MEC_QSPI_CSTM_CSD_CSA_CLKS6 = 6, /*!< CLKS6 : 6 clocks */ 721 MEC_QSPI_CSTM_CSD_CSA_CLKS7 = 7, /*!< CLKS7 : 7 clocks */ 722 MEC_QSPI_CSTM_CSD_CSA_CLKS8 = 8, /*!< CLKS8 : 8 clocks */ 723 MEC_QSPI_CSTM_CSD_CSA_CLKS9 = 9, /*!< CLKS9 : 9 clocks */ 724 MEC_QSPI_CSTM_CSD_CSA_CLKS10 = 10, /*!< CLKS10 : 10 clocks */ 725 MEC_QSPI_CSTM_CSD_CSA_CLKS11 = 11, /*!< CLKS11 : 11 clocks */ 726 MEC_QSPI_CSTM_CSD_CSA_CLKS12 = 12, /*!< CLKS12 : 12 clocks */ 727 MEC_QSPI_CSTM_CSD_CSA_CLKS13 = 13, /*!< CLKS13 : 13 clocks */ 728 MEC_QSPI_CSTM_CSD_CSA_CLKS14 = 14, /*!< CLKS14 : 14 clocks */ 729 MEC_QSPI_CSTM_CSD_CSA_CLKS15 = 15, /*!< CLKS15 : 15 clocks */ 730 } MEC_QSPI_CSTM_CSD_CSA_Enum; 731 732 /* ========================================================= DESCR ========================================================= */ 733 /* ============================================== MEC_QSPI DESCR IFM [0..1] =============================================== */ 734 typedef enum { /*!< MEC_QSPI_DESCR_IFM */ 735 MEC_QSPI_DESCR_IFM_FD = 0, /*!< FD : Full duplex: transmit on IO0, received on IO1 */ 736 MEC_QSPI_DESCR_IFM_DUAL = 1, /*!< DUAL : Dual: transmit and receive on IO[0:1] */ 737 MEC_QSPI_DESCR_IFM_QUAD = 2, /*!< QUAD : Quad: transmit and receive on IO[0:3] */ 738 } MEC_QSPI_DESCR_IFM_Enum; 739 740 /* ============================================== MEC_QSPI DESCR TXEN [2..3] ============================================== */ 741 typedef enum { /*!< MEC_QSPI_DESCR_TXEN */ 742 MEC_QSPI_DESCR_TXEN_DIS = 0, /*!< DIS : Transmit disabled */ 743 MEC_QSPI_DESCR_TXEN_EN = 1, /*!< EN : Transmit data enabled */ 744 MEC_QSPI_DESCR_TXEN_ENZ = 2, /*!< ENZ : Transmit zeros */ 745 MEC_QSPI_DESCR_TXEN_EN1 = 3, /*!< EN1 : Transmit ones */ 746 } MEC_QSPI_DESCR_TXEN_Enum; 747 748 /* ============================================= MEC_QSPI DESCR TXDMA [4..5] ============================================== */ 749 typedef enum { /*!< MEC_QSPI_DESCR_TXDMA */ 750 MEC_QSPI_DESCR_TXDMA_DIS = 0, /*!< DIS : TX DMA disabled */ 751 MEC_QSPI_DESCR_TXDMA_1B_LDMA_CH0 = 1, /*!< 1B_LDMA_CH0 : Legacy units=1B/Local DMA Chan 0 */ 752 MEC_QSPI_DESCR_TXDMA_2B_LDMA_CH1 = 2, /*!< 2B_LDMA_CH1 : Legacy units=2B/Local DMA Chan 1 */ 753 MEC_QSPI_DESCR_TXDMA_4B_LDMA_CH2 = 3, /*!< 4B_LDMA_CH2 : Legacy units=4B/Local DMA Chan 2 */ 754 } MEC_QSPI_DESCR_TXDMA_Enum; 755 756 /* ============================================== MEC_QSPI DESCR RXEN [6..6] ============================================== */ 757 typedef enum { /*!< MEC_QSPI_DESCR_RXEN */ 758 MEC_QSPI_DESCR_RXEN_DIS = 0, /*!< DIS : RX disabled */ 759 MEC_QSPI_DESCR_RXEN_EN = 1, /*!< EN : RX enabled */ 760 } MEC_QSPI_DESCR_RXEN_Enum; 761 762 /* ============================================= MEC_QSPI DESCR RXDMA [7..8] ============================================== */ 763 typedef enum { /*!< MEC_QSPI_DESCR_RXDMA */ 764 MEC_QSPI_DESCR_RXDMA_DIS = 0, /*!< DIS : Transmit disabled */ 765 MEC_QSPI_DESCR_RXDMA_1B_LDMA_CH0 = 1, /*!< 1B_LDMA_CH0 : Legacy units=1B/Local DMA Chan 0 */ 766 MEC_QSPI_DESCR_RXDMA_2B_LDMA_CH1 = 2, /*!< 2B_LDMA_CH1 : Legacy units=2B/Local DMA Chan 1 */ 767 MEC_QSPI_DESCR_RXDMA_4B_LDMA_CH2 = 3, /*!< 4B_LDMA_CH2 : Legacy units=4B/Local DMA Chan 2 */ 768 } MEC_QSPI_DESCR_RXDMA_Enum; 769 770 /* ============================================= MEC_QSPI DESCR CLOSE [9..9] ============================================== */ 771 typedef enum { /*!< MEC_QSPI_DESCR_CLOSE */ 772 MEC_QSPI_DESCR_CLOSE_DIS = 0, /*!< DIS : Do not close when this description done */ 773 MEC_QSPI_DESCR_CLOSE_EN = 1, /*!< EN : Close transaction when this description is done */ 774 } MEC_QSPI_DESCR_CLOSE_Enum; 775 776 /* ============================================ MEC_QSPI DESCR QUNITS [10..11] ============================================ */ 777 typedef enum { /*!< MEC_QSPI_DESCR_QUNITS */ 778 MEC_QSPI_DESCR_QUNITS_BITS = 0, /*!< BITS : QSPI transfer counts in bit units */ 779 MEC_QSPI_DESCR_QUNITS_1B = 1, /*!< 1B : QSPI transfer counts in byte units */ 780 MEC_QSPI_DESCR_QUNITS_4B = 2, /*!< 4B : QSPI transfer counts in 4-byte units */ 781 MEC_QSPI_DESCR_QUNITS_16B = 3, /*!< 16B : QSPI transfer counts in 16-byte units */ 782 } MEC_QSPI_DESCR_QUNITS_Enum; 783 784 /* ============================================= MEC_QSPI DESCR NEXT [12..15] ============================================= */ 785 typedef enum { /*!< MEC_QSPI_DESCR_NEXT */ 786 MEC_QSPI_DESCR_NEXT_DESCR0 = 0, /*!< DESCR0 : Start with DESCR0 */ 787 MEC_QSPI_DESCR_NEXT_DESCR1 = 1, /*!< DESCR1 : Start with DESCR1 */ 788 MEC_QSPI_DESCR_NEXT_DESCR2 = 2, /*!< DESCR2 : Start with DESCR2 */ 789 MEC_QSPI_DESCR_NEXT_DESCR3 = 3, /*!< DESCR3 : Start with DESCR3 */ 790 MEC_QSPI_DESCR_NEXT_DESCR4 = 4, /*!< DESCR4 : Start with DESCR4 */ 791 MEC_QSPI_DESCR_NEXT_DESCR5 = 5, /*!< DESCR5 : Start with DESCR5 */ 792 MEC_QSPI_DESCR_NEXT_DESCR6 = 6, /*!< DESCR6 : Start with DESCR6 */ 793 MEC_QSPI_DESCR_NEXT_DESCR7 = 7, /*!< DESCR7 : Start with DESCR7 */ 794 MEC_QSPI_DESCR_NEXT_DESCR8 = 8, /*!< DESCR8 : Start with DESCR8 */ 795 MEC_QSPI_DESCR_NEXT_DESCR9 = 9, /*!< DESCR9 : Start with DESCR9 */ 796 MEC_QSPI_DESCR_NEXT_DESCR10 = 10, /*!< DESCR10 : Start with DESCR10 */ 797 MEC_QSPI_DESCR_NEXT_DESCR11 = 11, /*!< DESCR11 : Start with DESCR11 */ 798 MEC_QSPI_DESCR_NEXT_DESCR12 = 12, /*!< DESCR12 : Start with DESCR12 */ 799 MEC_QSPI_DESCR_NEXT_DESCR13 = 13, /*!< DESCR13 : Start with DESCR13 */ 800 MEC_QSPI_DESCR_NEXT_DESCR14 = 14, /*!< DESCR14 : Start with DESCR14 */ 801 MEC_QSPI_DESCR_NEXT_DESCR15 = 15, /*!< DESCR15 : Start with DESCR15 */ 802 } MEC_QSPI_DESCR_NEXT_Enum; 803 804 /* ============================================= MEC_QSPI DESCR LAST [16..16] ============================================= */ 805 typedef enum { /*!< MEC_QSPI_DESCR_LAST */ 806 MEC_QSPI_DESCR_LAST_LAST_DIS = 0, /*!< LAST_DIS : Descriptor N is not last descriptor */ 807 MEC_QSPI_DESCR_LAST_LAST_EN = 1, /*!< LAST_EN : Descriptor N is last descriptor */ 808 } MEC_QSPI_DESCR_LAST_Enum; 809 810 /* ====================================================== ALIAS_CTRL ======================================================= */ 811 /* ======================================================= ALT1_MODE ======================================================= */ 812 /* ========================================= MEC_QSPI ALT1_MODE CS1_ALTEN [0..0] ========================================== */ 813 typedef enum { /*!< MEC_QSPI_ALT1_MODE_CS1_ALTEN */ 814 MEC_QSPI_ALT1_MODE_CS1_ALTEN_EN = 1, /*!< EN : Enable */ 815 } MEC_QSPI_ALT1_MODE_CS1_ALTEN_Enum; 816 817 /* ========================================================= TAPSS ========================================================= */ 818 /* ========================================================= TAPSA ========================================================= */ 819 /* ========================================================= TAPSC ========================================================= */ 820 /* ============================================== MEC_QSPI TAPSC AUTO [0..1] ============================================== */ 821 typedef enum { /*!< MEC_QSPI_TAPSC_AUTO */ 822 MEC_QSPI_TAPSC_AUTO_OFF = 0, /*!< OFF : Auto taps adjustment disabled */ 823 MEC_QSPI_TAPSC_AUTO_ON_ALWAYS = 1, /*!< ON_ALWAYS : Auto taps adjustment always running */ 824 MEC_QSPI_TAPSC_AUTO_ON_TRIG = 2, /*!< ON_TRIG : Auto taps adjustment periodically triggered */ 825 } MEC_QSPI_TAPSC_AUTO_Enum; 826 827 /** @} */ /* End of group EnumValue_peripherals */ 828 829 #endif /* _MEC5_QSPI_V2_H */ 830
