1 /*
2  * Copyright (c) 2023 Intel Corporation
3  *
4  * SPDX-License-Identifier: BSD-3-Clause
5  */
6 
7 /*
8  * This file has been automatically generated
9  * Tool Version: 1.0.0
10  * Generation Date: 2023-08-01
11  */
12 
13 #ifndef _SEDI_SPI_REGS_H_
14 #define _SEDI_SPI_REGS_H_
15 
16 #include <sedi_reg_defs.h>
17 
18 
19 /* ********* SPI CTRLR0 ***********
20  *
21  * Register of SEDI SPI
22  *   CTRLR0: Control Register 0
23  *     AddressOffset  : 0x0
24  *     AccessType     : RW
25  *     WritableBitMask: 0x11ffbf0
26  *     ResetValue     : (uint32_t)0x1070000
27  */
28 SEDI_REG_DEFINE(SPI, CTRLR0, 0x0, RW, (uint32_t)0x11ffbf0, (uint32_t)0x1070000);
29 
30 /*
31  * Bit Field of Register CTRLR0
32  *   DFS:
33  *     BitOffset : 0
34  *     BitWidth  : 4
35  *     AccessType: RO
36  *     ResetValue: (uint32_t)0x0
37  */
38 SEDI_RBF_DEFINE(SPI, CTRLR0, DFS, 0, 4, RO, (uint32_t)0x0);
39 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_04BITS, 0x3);
40 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_05BITS, 0x4);
41 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_06BITS, 0x5);
42 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_07BITS, 0x6);
43 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_08BITS, 0x7);
44 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_09BITS, 0x8);
45 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_10BITS, 0x9);
46 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_11BITS, 0xa);
47 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_12BITS, 0xb);
48 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_13BITS, 0xc);
49 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_14BITS, 0xd);
50 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_15BITS, 0xe);
51 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS, FRAME_16BITS, 0xf);
52 
53 /*
54  * Bit Field of Register CTRLR0
55  *   FRF:
56  *     BitOffset : 4
57  *     BitWidth  : 2
58  *     AccessType: RW
59  *     ResetValue: (uint32_t)0x0
60  */
61 SEDI_RBF_DEFINE(SPI, CTRLR0, FRF, 4, 2, RW, (uint32_t)0x0);
62 SEDI_RBFV_DEFINE(SPI, CTRLR0, FRF, MOTOROLA_SPI, 0x0);
63 SEDI_RBFV_DEFINE(SPI, CTRLR0, FRF, NS_MICROWIRE, 0x2);
64 SEDI_RBFV_DEFINE(SPI, CTRLR0, FRF, RESERVED, 0x3);
65 SEDI_RBFV_DEFINE(SPI, CTRLR0, FRF, TEXAS_SSP, 0x1);
66 
67 /*
68  * Bit Field of Register CTRLR0
69  *   SCPH:
70  *     BitOffset : 6
71  *     BitWidth  : 1
72  *     AccessType: RW
73  *     ResetValue: (uint32_t)0x0
74  */
75 SEDI_RBF_DEFINE(SPI, CTRLR0, SCPH, 6, 1, RW, (uint32_t)0x0);
76 SEDI_RBFV_DEFINE(SPI, CTRLR0, SCPH, SCPH_MIDDLE, 0x0);
77 SEDI_RBFV_DEFINE(SPI, CTRLR0, SCPH, SCPH_START, 0x1);
78 
79 /*
80  * Bit Field of Register CTRLR0
81  *   SCPOL:
82  *     BitOffset : 7
83  *     BitWidth  : 1
84  *     AccessType: RW
85  *     ResetValue: (uint32_t)0x0
86  */
87 SEDI_RBF_DEFINE(SPI, CTRLR0, SCPOL, 7, 1, RW, (uint32_t)0x0);
88 SEDI_RBFV_DEFINE(SPI, CTRLR0, SCPOL, SCLK_HIGH, 0x1);
89 SEDI_RBFV_DEFINE(SPI, CTRLR0, SCPOL, SCLK_LOW, 0x0);
90 
91 /*
92  * Bit Field of Register CTRLR0
93  *   TMOD:
94  *     BitOffset : 8
95  *     BitWidth  : 2
96  *     AccessType: RW
97  *     ResetValue: (uint32_t)0x0
98  */
99 SEDI_RBF_DEFINE(SPI, CTRLR0, TMOD, 8, 2, RW, (uint32_t)0x0);
100 SEDI_RBFV_DEFINE(SPI, CTRLR0, TMOD, EEPROM_READ, 0x3);
101 SEDI_RBFV_DEFINE(SPI, CTRLR0, TMOD, RX_ONLY, 0x2);
102 SEDI_RBFV_DEFINE(SPI, CTRLR0, TMOD, TX_AND_RX, 0x0);
103 SEDI_RBFV_DEFINE(SPI, CTRLR0, TMOD, TX_ONLY, 0x1);
104 
105 /*
106  * Bit Field of Register CTRLR0
107  *   SLV_OE:
108  *     BitOffset : 10
109  *     BitWidth  : 1
110  *     AccessType: RO
111  *     ResetValue: (uint32_t)0x0
112  */
113 SEDI_RBF_DEFINE(SPI, CTRLR0, SLV_OE, 10, 1, RO, (uint32_t)0x0);
114 SEDI_RBFV_DEFINE(SPI, CTRLR0, SLV_OE, DISABLED, 0x1);
115 SEDI_RBFV_DEFINE(SPI, CTRLR0, SLV_OE, ENABLED, 0x0);
116 
117 /*
118  * Bit Field of Register CTRLR0
119  *   SRL:
120  *     BitOffset : 11
121  *     BitWidth  : 1
122  *     AccessType: RW
123  *     ResetValue: (uint32_t)0x0
124  */
125 SEDI_RBF_DEFINE(SPI, CTRLR0, SRL, 11, 1, RW, (uint32_t)0x0);
126 SEDI_RBFV_DEFINE(SPI, CTRLR0, SRL, NORMAL_MODE, 0x0);
127 SEDI_RBFV_DEFINE(SPI, CTRLR0, SRL, TESTING_MODE, 0x1);
128 
129 /*
130  * Bit Field of Register CTRLR0
131  *   CFS:
132  *     BitOffset : 12
133  *     BitWidth  : 4
134  *     AccessType: RW
135  *     ResetValue: (uint32_t)0x0
136  */
137 SEDI_RBF_DEFINE(SPI, CTRLR0, CFS, 12, 4, RW, (uint32_t)0x0);
138 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_01_BIT, 0x0);
139 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_02_BIT, 0x1);
140 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_03_BIT, 0x2);
141 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_04_BIT, 0x3);
142 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_05_BIT, 0x4);
143 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_06_BIT, 0x5);
144 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_07_BIT, 0x6);
145 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_08_BIT, 0x7);
146 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_09_BIT, 0x8);
147 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_10_BIT, 0x9);
148 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_11_BIT, 0xa);
149 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_12_BIT, 0xb);
150 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_13_BIT, 0xc);
151 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_14_BIT, 0xd);
152 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_15_BIT, 0xe);
153 SEDI_RBFV_DEFINE(SPI, CTRLR0, CFS, SIZE_16_BIT, 0xf);
154 
155 /*
156  * Bit Field of Register CTRLR0
157  *   DFS_32:
158  *     BitOffset : 16
159  *     BitWidth  : 5
160  *     AccessType: RW
161  *     ResetValue: (uint32_t)0x7
162  */
163 SEDI_RBF_DEFINE(SPI, CTRLR0, DFS_32, 16, 5, RW, (uint32_t)0x7);
164 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_04BITS, 0x3);
165 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_05BITS, 0x4);
166 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_06BITS, 0x5);
167 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_07BITS, 0x6);
168 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_08BITS, 0x7);
169 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_09BITS, 0x8);
170 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_10BITS, 0x9);
171 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_11BITS, 0xa);
172 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_12BITS, 0xb);
173 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_13BITS, 0xc);
174 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_14BITS, 0xd);
175 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_15BITS, 0xe);
176 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_16BITS, 0xf);
177 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_17BITS, 0x10);
178 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_18BITS, 0x11);
179 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_19BITS, 0x12);
180 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_20BITS, 0x13);
181 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_21BITS, 0x14);
182 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_22BITS, 0x15);
183 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_23BITS, 0x16);
184 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_24BITS, 0x17);
185 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_25BITS, 0x18);
186 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_26BITS, 0x19);
187 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_27BITS, 0x1a);
188 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_28BITS, 0x1b);
189 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_29BITS, 0x1c);
190 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_30BITS, 0x1d);
191 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_31BITS, 0x1e);
192 SEDI_RBFV_DEFINE(SPI, CTRLR0, DFS_32, FRAME_32BITS, 0x1f);
193 
194 /*
195  * Bit Field of Register CTRLR0
196  *   SPI_FRF:
197  *     BitOffset : 21
198  *     BitWidth  : 2
199  *     AccessType: RO
200  *     ResetValue: (uint32_t)0x0
201  */
202 SEDI_RBF_DEFINE(SPI, CTRLR0, SPI_FRF, 21, 2, RO, (uint32_t)0x0);
203 SEDI_RBFV_DEFINE(SPI, CTRLR0, SPI_FRF, DUAL_SPI_FRF, 0x1);
204 SEDI_RBFV_DEFINE(SPI, CTRLR0, SPI_FRF, OCTAL_SPI_FRF, 0x3);
205 SEDI_RBFV_DEFINE(SPI, CTRLR0, SPI_FRF, QUAD_SPI_FRF, 0x2);
206 SEDI_RBFV_DEFINE(SPI, CTRLR0, SPI_FRF, STD_SPI_FRF, 0x0);
207 
208 /*
209  * Bit Field of Register CTRLR0
210  *   RSVD_CTRLR0_23:
211  *     BitOffset : 23
212  *     BitWidth  : 1
213  *     AccessType: RO
214  *     ResetValue: (uint32_t)0x0
215  */
216 SEDI_RBF_DEFINE(SPI, CTRLR0, RSVD_CTRLR0_23, 23, 1, RO, (uint32_t)0x0);
217 SEDI_RBFV_DEFINE(SPI, CTRLR0, RSVD_CTRLR0_23, 0, 0);
218 SEDI_RBFV_DEFINE(SPI, CTRLR0, RSVD_CTRLR0_23, 1, 1);
219 
220 /*
221  * Bit Field of Register CTRLR0
222  *   SSTE:
223  *     BitOffset : 24
224  *     BitWidth  : 1
225  *     AccessType: RW
226  *     ResetValue: (uint32_t)0x1
227  */
228 SEDI_RBF_DEFINE(SPI, CTRLR0, SSTE, 24, 1, RW, (uint32_t)0x1);
229 SEDI_RBFV_DEFINE(SPI, CTRLR0, SSTE, 0, 0);
230 SEDI_RBFV_DEFINE(SPI, CTRLR0, SSTE, 1, 1);
231 
232 /*
233  * Bit Field of Register CTRLR0
234  *   RSVD_CTRLR0:
235  *     BitOffset : 26
236  *     BitWidth  : 6
237  *     AccessType: RO
238  *     ResetValue: (uint32_t)0x0
239  */
240 SEDI_RBF_DEFINE(SPI, CTRLR0, RSVD_CTRLR0, 26, 6, RO, (uint32_t)0x0);
241 
242 /* ********* SPI CTRLR1 ***********
243  *
244  * Register of SEDI SPI
245  *   CTRLR1: Control Register 1
246  *     AddressOffset  : 0x4
247  *     AccessType     : RW
248  *     WritableBitMask: 0xffff
249  *     ResetValue     : (uint32_t)0x0
250  */
251 SEDI_REG_DEFINE(SPI, CTRLR1, 0x4, RW, (uint32_t)0xffff, (uint32_t)0x0);
252 
253 /*
254  * Bit Field of Register CTRLR1
255  *   NDF:
256  *     BitOffset : 0
257  *     BitWidth  : 16
258  *     AccessType: RW
259  *     ResetValue: (uint32_t)0x0
260  */
261 SEDI_RBF_DEFINE(SPI, CTRLR1, NDF, 0, 16, RW, (uint32_t)0x0);
262 
263 /*
264  * Bit Field of Register CTRLR1
265  *   RSVD_CTRLR1:
266  *     BitOffset : 16
267  *     BitWidth  : 16
268  *     AccessType: RO
269  *     ResetValue: (uint32_t)0x0
270  */
271 SEDI_RBF_DEFINE(SPI, CTRLR1, RSVD_CTRLR1, 16, 16, RO, (uint32_t)0x0);
272 
273 /* ********* SPI SSIENR ***********
274  *
275  * Register of SEDI SPI
276  *   SSIENR: SSI Enable Register
277  *     AddressOffset  : 0x8
278  *     AccessType     : RW
279  *     WritableBitMask: 0x1
280  *     ResetValue     : (uint32_t)0x0
281  */
282 SEDI_REG_DEFINE(SPI, SSIENR, 0x8, RW, (uint32_t)0x1, (uint32_t)0x0);
283 
284 /*
285  * Bit Field of Register SSIENR
286  *   SSI_EN:
287  *     BitOffset : 0
288  *     BitWidth  : 1
289  *     AccessType: RW
290  *     ResetValue: (uint32_t)0x0
291  */
292 SEDI_RBF_DEFINE(SPI, SSIENR, SSI_EN, 0, 1, RW, (uint32_t)0x0);
293 SEDI_RBFV_DEFINE(SPI, SSIENR, SSI_EN, DISABLE, 0x0);
294 SEDI_RBFV_DEFINE(SPI, SSIENR, SSI_EN, ENABLED, 0x1);
295 
296 /*
297  * Bit Field of Register SSIENR
298  *   RSVD_SSIENR:
299  *     BitOffset : 1
300  *     BitWidth  : 31
301  *     AccessType: RO
302  *     ResetValue: (uint32_t)0x0
303  */
304 SEDI_RBF_DEFINE(SPI, SSIENR, RSVD_SSIENR, 1, 31, RO, (uint32_t)0x0);
305 
306 /* ********* SPI MWCR ***********
307  *
308  * Register of SEDI SPI
309  *   MWCR: Microwire Control Register
310  *     AddressOffset  : 0xc
311  *     AccessType     : RW
312  *     WritableBitMask: 0x7
313  *     ResetValue     : (uint32_t)0x0
314  */
315 SEDI_REG_DEFINE(SPI, MWCR, 0xc, RW, (uint32_t)0x7, (uint32_t)0x0);
316 
317 /*
318  * Bit Field of Register MWCR
319  *   MWMOD:
320  *     BitOffset : 0
321  *     BitWidth  : 1
322  *     AccessType: RW
323  *     ResetValue: (uint32_t)0x0
324  */
325 SEDI_RBF_DEFINE(SPI, MWCR, MWMOD, 0, 1, RW, (uint32_t)0x0);
326 SEDI_RBFV_DEFINE(SPI, MWCR, MWMOD, NON_SEQUENTIAL, 0x0);
327 SEDI_RBFV_DEFINE(SPI, MWCR, MWMOD, SEQUENTIAL, 0x1);
328 
329 /*
330  * Bit Field of Register MWCR
331  *   MDD:
332  *     BitOffset : 1
333  *     BitWidth  : 1
334  *     AccessType: RW
335  *     ResetValue: (uint32_t)0x0
336  */
337 SEDI_RBF_DEFINE(SPI, MWCR, MDD, 1, 1, RW, (uint32_t)0x0);
338 SEDI_RBFV_DEFINE(SPI, MWCR, MDD, RECEIVE, 0x0);
339 SEDI_RBFV_DEFINE(SPI, MWCR, MDD, TRANSMIT, 0x1);
340 
341 /*
342  * Bit Field of Register MWCR
343  *   MHS:
344  *     BitOffset : 2
345  *     BitWidth  : 1
346  *     AccessType: RW
347  *     ResetValue: (uint32_t)0x0
348  */
349 SEDI_RBF_DEFINE(SPI, MWCR, MHS, 2, 1, RW, (uint32_t)0x0);
350 SEDI_RBFV_DEFINE(SPI, MWCR, MHS, DISABLE, 0x0);
351 SEDI_RBFV_DEFINE(SPI, MWCR, MHS, ENABLED, 0x1);
352 
353 /*
354  * Bit Field of Register MWCR
355  *   RSVD_MWCR:
356  *     BitOffset : 3
357  *     BitWidth  : 29
358  *     AccessType: RO
359  *     ResetValue: (uint32_t)0x0
360  */
361 SEDI_RBF_DEFINE(SPI, MWCR, RSVD_MWCR, 3, 29, RO, (uint32_t)0x0);
362 
363 /* ********* SPI SER ***********
364  *
365  * Register of SEDI SPI
366  *   SER: Slave Enable Register
367  *     AddressOffset  : 0x10
368  *     AccessType     : RW
369  *     WritableBitMask: 0x3
370  *     ResetValue     : (uint32_t)0x0
371  */
372 SEDI_REG_DEFINE(SPI, SER, 0x10, RW, (uint32_t)0x3, (uint32_t)0x0);
373 
374 /*
375  * Bit Field of Register SER
376  *   SER:
377  *     BitOffset : 0
378  *     BitWidth  : 2
379  *     AccessType: RW
380  *     ResetValue: (uint32_t)0x0
381  */
382 SEDI_RBF_DEFINE(SPI, SER, SER, 0, 2, RW, (uint32_t)0x0);
383 SEDI_RBFV_DEFINE(SPI, SER, SER, NOT_SELECTED, 0x0);
384 SEDI_RBFV_DEFINE(SPI, SER, SER, SELECTED, 0x1);
385 
386 /*
387  * Bit Field of Register SER
388  *   RSVD_SER:
389  *     BitOffset : 2
390  *     BitWidth  : 30
391  *     AccessType: RO
392  *     ResetValue: (uint32_t)0x0
393  */
394 SEDI_RBF_DEFINE(SPI, SER, RSVD_SER, 2, 30, RO, (uint32_t)0x0);
395 
396 /* ********* SPI BAUDR ***********
397  *
398  * Register of SEDI SPI
399  *   BAUDR: Baud Rate Select
400  *     AddressOffset  : 0x14
401  *     AccessType     : RW
402  *     WritableBitMask: 0xffff
403  *     ResetValue     : (uint32_t)0x0
404  */
405 SEDI_REG_DEFINE(SPI, BAUDR, 0x14, RW, (uint32_t)0xffff, (uint32_t)0x0);
406 
407 /*
408  * Bit Field of Register BAUDR
409  *   SCKDV:
410  *     BitOffset : 0
411  *     BitWidth  : 16
412  *     AccessType: RW
413  *     ResetValue: (uint32_t)0x0
414  */
415 SEDI_RBF_DEFINE(SPI, BAUDR, SCKDV, 0, 16, RW, (uint32_t)0x0);
416 
417 /*
418  * Bit Field of Register BAUDR
419  *   RSVD_BAUDR:
420  *     BitOffset : 16
421  *     BitWidth  : 16
422  *     AccessType: RO
423  *     ResetValue: (uint32_t)0x0
424  */
425 SEDI_RBF_DEFINE(SPI, BAUDR, RSVD_BAUDR, 16, 16, RO, (uint32_t)0x0);
426 
427 /* ********* SPI TXFTLR ***********
428  *
429  * Register of SEDI SPI
430  *   TXFTLR: Transmit FIFO Threshold Level
431  *     AddressOffset  : 0x18
432  *     AccessType     : RW
433  *     WritableBitMask: 0x3f
434  *     ResetValue     : (uint32_t)0x0
435  */
436 SEDI_REG_DEFINE(SPI, TXFTLR, 0x18, RW, (uint32_t)0x3f, (uint32_t)0x0);
437 
438 /*
439  * Bit Field of Register TXFTLR
440  *   TFT:
441  *     BitOffset : 0
442  *     BitWidth  : 6
443  *     AccessType: RW
444  *     ResetValue: (uint32_t)0x0
445  */
446 SEDI_RBF_DEFINE(SPI, TXFTLR, TFT, 0, 6, RW, (uint32_t)0x0);
447 
448 /*
449  * Bit Field of Register TXFTLR
450  *   RSVD_TXFTLR:
451  *     BitOffset : 6
452  *     BitWidth  : 26
453  *     AccessType: RO
454  *     ResetValue: (uint32_t)0x0
455  */
456 SEDI_RBF_DEFINE(SPI, TXFTLR, RSVD_TXFTLR, 6, 26, RO, (uint32_t)0x0);
457 
458 /* ********* SPI RXFTLR ***********
459  *
460  * Register of SEDI SPI
461  *   RXFTLR: Receive FIFO Threshold Level
462  *     AddressOffset  : 0x1c
463  *     AccessType     : RW
464  *     WritableBitMask: 0x3f
465  *     ResetValue     : (uint32_t)0x0
466  */
467 SEDI_REG_DEFINE(SPI, RXFTLR, 0x1c, RW, (uint32_t)0x3f, (uint32_t)0x0);
468 
469 /*
470  * Bit Field of Register RXFTLR
471  *   RFT:
472  *     BitOffset : 0
473  *     BitWidth  : 6
474  *     AccessType: RW
475  *     ResetValue: (uint32_t)0x0
476  */
477 SEDI_RBF_DEFINE(SPI, RXFTLR, RFT, 0, 6, RW, (uint32_t)0x0);
478 
479 /*
480  * Bit Field of Register RXFTLR
481  *   RSVD_RXFTLR:
482  *     BitOffset : 6
483  *     BitWidth  : 26
484  *     AccessType: RO
485  *     ResetValue: (uint32_t)0x0
486  */
487 SEDI_RBF_DEFINE(SPI, RXFTLR, RSVD_RXFTLR, 6, 26, RO, (uint32_t)0x0);
488 
489 /* ********* SPI TXFLR ***********
490  *
491  * Register of SEDI SPI
492  *   TXFLR: Transmit FIFO Level Register
493  *     AddressOffset  : 0x20
494  *     AccessType     : RO
495  *     WritableBitMask: 0x0
496  *     ResetValue     : (uint32_t)0x0
497  */
498 SEDI_REG_DEFINE(SPI, TXFLR, 0x20, RO, (uint32_t)0x0, (uint32_t)0x0);
499 
500 /*
501  * Bit Field of Register TXFLR
502  *   TXTFL:
503  *     BitOffset : 0
504  *     BitWidth  : 7
505  *     AccessType: RO
506  *     ResetValue: (uint32_t)0x0
507  */
508 SEDI_RBF_DEFINE(SPI, TXFLR, TXTFL, 0, 7, RO, (uint32_t)0x0);
509 
510 /*
511  * Bit Field of Register TXFLR
512  *   RSVD_TXFLR:
513  *     BitOffset : 7
514  *     BitWidth  : 25
515  *     AccessType: RO
516  *     ResetValue: (uint32_t)0x0
517  */
518 SEDI_RBF_DEFINE(SPI, TXFLR, RSVD_TXFLR, 7, 25, RO, (uint32_t)0x0);
519 
520 /* ********* SPI RXFLR ***********
521  *
522  * Register of SEDI SPI
523  *   RXFLR: Receive FIFO Level Register
524  *     AddressOffset  : 0x24
525  *     AccessType     : RO
526  *     WritableBitMask: 0x0
527  *     ResetValue     : (uint32_t)0x0
528  */
529 SEDI_REG_DEFINE(SPI, RXFLR, 0x24, RO, (uint32_t)0x0, (uint32_t)0x0);
530 
531 /*
532  * Bit Field of Register RXFLR
533  *   RXTFL:
534  *     BitOffset : 0
535  *     BitWidth  : 7
536  *     AccessType: RO
537  *     ResetValue: (uint32_t)0x0
538  */
539 SEDI_RBF_DEFINE(SPI, RXFLR, RXTFL, 0, 7, RO, (uint32_t)0x0);
540 
541 /*
542  * Bit Field of Register RXFLR
543  *   RSVD_RXFLR:
544  *     BitOffset : 7
545  *     BitWidth  : 25
546  *     AccessType: RO
547  *     ResetValue: (uint32_t)0x0
548  */
549 SEDI_RBF_DEFINE(SPI, RXFLR, RSVD_RXFLR, 7, 25, RO, (uint32_t)0x0);
550 
551 /* ********* SPI SR ***********
552  *
553  * Register of SEDI SPI
554  *   SR: Status Register
555  *     AddressOffset  : 0x28
556  *     AccessType     : RO
557  *     WritableBitMask: 0x0
558  *     ResetValue     : (uint32_t)0x6
559  */
560 SEDI_REG_DEFINE(SPI, SR, 0x28, RO, (uint32_t)0x0, (uint32_t)0x6);
561 
562 /*
563  * Bit Field of Register SR
564  *   BUSY:
565  *     BitOffset : 0
566  *     BitWidth  : 1
567  *     AccessType: RO
568  *     ResetValue: (uint32_t)0x0
569  */
570 SEDI_RBF_DEFINE(SPI, SR, BUSY, 0, 1, RO, (uint32_t)0x0);
571 SEDI_RBFV_DEFINE(SPI, SR, BUSY, ACTIVE, 0x1);
572 SEDI_RBFV_DEFINE(SPI, SR, BUSY, INACTIVE, 0x0);
573 
574 /*
575  * Bit Field of Register SR
576  *   TFNF:
577  *     BitOffset : 1
578  *     BitWidth  : 1
579  *     AccessType: RO
580  *     ResetValue: (uint32_t)0x1
581  */
582 SEDI_RBF_DEFINE(SPI, SR, TFNF, 1, 1, RO, (uint32_t)0x1);
583 SEDI_RBFV_DEFINE(SPI, SR, TFNF, FULL, 0x0);
584 SEDI_RBFV_DEFINE(SPI, SR, TFNF, NOT_FULL, 0x1);
585 
586 /*
587  * Bit Field of Register SR
588  *   TFE:
589  *     BitOffset : 2
590  *     BitWidth  : 1
591  *     AccessType: RO
592  *     ResetValue: (uint32_t)0x1
593  */
594 SEDI_RBF_DEFINE(SPI, SR, TFE, 2, 1, RO, (uint32_t)0x1);
595 SEDI_RBFV_DEFINE(SPI, SR, TFE, EMPTY, 0x1);
596 SEDI_RBFV_DEFINE(SPI, SR, TFE, NOT_EMPTY, 0x0);
597 
598 /*
599  * Bit Field of Register SR
600  *   RFNE:
601  *     BitOffset : 3
602  *     BitWidth  : 1
603  *     AccessType: RO
604  *     ResetValue: (uint32_t)0x0
605  */
606 SEDI_RBF_DEFINE(SPI, SR, RFNE, 3, 1, RO, (uint32_t)0x0);
607 SEDI_RBFV_DEFINE(SPI, SR, RFNE, EMPTY, 0x0);
608 SEDI_RBFV_DEFINE(SPI, SR, RFNE, NOT_EMPTY, 0x1);
609 
610 /*
611  * Bit Field of Register SR
612  *   RFF:
613  *     BitOffset : 4
614  *     BitWidth  : 1
615  *     AccessType: RO
616  *     ResetValue: (uint32_t)0x0
617  */
618 SEDI_RBF_DEFINE(SPI, SR, RFF, 4, 1, RO, (uint32_t)0x0);
619 SEDI_RBFV_DEFINE(SPI, SR, RFF, FULL, 0x1);
620 SEDI_RBFV_DEFINE(SPI, SR, RFF, NOT_FULL, 0x0);
621 
622 /*
623  * Bit Field of Register SR
624  *   RSVD_TXE:
625  *     BitOffset : 5
626  *     BitWidth  : 1
627  *     AccessType: RO
628  *     ResetValue: (uint32_t)0x0
629  */
630 SEDI_RBF_DEFINE(SPI, SR, RSVD_TXE, 5, 1, RO, (uint32_t)0x0);
631 SEDI_RBFV_DEFINE(SPI, SR, RSVD_TXE, 0, 0);
632 SEDI_RBFV_DEFINE(SPI, SR, RSVD_TXE, 1, 1);
633 
634 /*
635  * Bit Field of Register SR
636  *   DCOL:
637  *     BitOffset : 6
638  *     BitWidth  : 1
639  *     AccessType: RO
640  *     ResetValue: (uint32_t)0x0
641  */
642 SEDI_RBF_DEFINE(SPI, SR, DCOL, 6, 1, RO, (uint32_t)0x0);
643 SEDI_RBFV_DEFINE(SPI, SR, DCOL, NO_ERROR_CONDITION, 0x0);
644 SEDI_RBFV_DEFINE(SPI, SR, DCOL, TX_COLLISION_ERROR, 0x1);
645 
646 /*
647  * Bit Field of Register SR
648  *   RSVD_SR:
649  *     BitOffset : 7
650  *     BitWidth  : 25
651  *     AccessType: RO
652  *     ResetValue: (uint32_t)0x0
653  */
654 SEDI_RBF_DEFINE(SPI, SR, RSVD_SR, 7, 25, RO, (uint32_t)0x0);
655 
656 /* ********* SPI IMR ***********
657  *
658  * Register of SEDI SPI
659  *   IMR: Interrupt Mask Register
660  *     AddressOffset  : 0x2c
661  *     AccessType     : RW
662  *     WritableBitMask: 0x3f
663  *     ResetValue     : (uint32_t)0x3f
664  */
665 SEDI_REG_DEFINE(SPI, IMR, 0x2c, RW, (uint32_t)0x3f, (uint32_t)0x3f);
666 
667 /*
668  * Bit Field of Register IMR
669  *   TXEIM:
670  *     BitOffset : 0
671  *     BitWidth  : 1
672  *     AccessType: RW
673  *     ResetValue: (uint32_t)0x1
674  */
675 SEDI_RBF_DEFINE(SPI, IMR, TXEIM, 0, 1, RW, (uint32_t)0x1);
676 SEDI_RBFV_DEFINE(SPI, IMR, TXEIM, MASKED, 0x0);
677 SEDI_RBFV_DEFINE(SPI, IMR, TXEIM, UNMASKED, 0x1);
678 
679 /*
680  * Bit Field of Register IMR
681  *   TXOIM:
682  *     BitOffset : 1
683  *     BitWidth  : 1
684  *     AccessType: RW
685  *     ResetValue: (uint32_t)0x1
686  */
687 SEDI_RBF_DEFINE(SPI, IMR, TXOIM, 1, 1, RW, (uint32_t)0x1);
688 SEDI_RBFV_DEFINE(SPI, IMR, TXOIM, MASKED, 0x0);
689 SEDI_RBFV_DEFINE(SPI, IMR, TXOIM, UNMASKED, 0x1);
690 
691 /*
692  * Bit Field of Register IMR
693  *   RXUIM:
694  *     BitOffset : 2
695  *     BitWidth  : 1
696  *     AccessType: RW
697  *     ResetValue: (uint32_t)0x1
698  */
699 SEDI_RBF_DEFINE(SPI, IMR, RXUIM, 2, 1, RW, (uint32_t)0x1);
700 SEDI_RBFV_DEFINE(SPI, IMR, RXUIM, MASKED, 0x0);
701 SEDI_RBFV_DEFINE(SPI, IMR, RXUIM, UNMASKED, 0x1);
702 
703 /*
704  * Bit Field of Register IMR
705  *   RXOIM:
706  *     BitOffset : 3
707  *     BitWidth  : 1
708  *     AccessType: RW
709  *     ResetValue: (uint32_t)0x1
710  */
711 SEDI_RBF_DEFINE(SPI, IMR, RXOIM, 3, 1, RW, (uint32_t)0x1);
712 SEDI_RBFV_DEFINE(SPI, IMR, RXOIM, MASKED, 0x0);
713 SEDI_RBFV_DEFINE(SPI, IMR, RXOIM, UNMASKED, 0x1);
714 
715 /*
716  * Bit Field of Register IMR
717  *   RXFIM:
718  *     BitOffset : 4
719  *     BitWidth  : 1
720  *     AccessType: RW
721  *     ResetValue: (uint32_t)0x1
722  */
723 SEDI_RBF_DEFINE(SPI, IMR, RXFIM, 4, 1, RW, (uint32_t)0x1);
724 SEDI_RBFV_DEFINE(SPI, IMR, RXFIM, MASKED, 0x0);
725 SEDI_RBFV_DEFINE(SPI, IMR, RXFIM, UNMASKED, 0x1);
726 
727 /*
728  * Bit Field of Register IMR
729  *   MSTIM:
730  *     BitOffset : 5
731  *     BitWidth  : 1
732  *     AccessType: RW
733  *     ResetValue: (uint32_t)0x1
734  */
735 SEDI_RBF_DEFINE(SPI, IMR, MSTIM, 5, 1, RW, (uint32_t)0x1);
736 SEDI_RBFV_DEFINE(SPI, IMR, MSTIM, MASKED, 0x0);
737 SEDI_RBFV_DEFINE(SPI, IMR, MSTIM, UNMASKED, 0x1);
738 
739 /*
740  * Bit Field of Register IMR
741  *   RSVD_IMR:
742  *     BitOffset : 6
743  *     BitWidth  : 26
744  *     AccessType: RO
745  *     ResetValue: (uint32_t)0x0
746  */
747 SEDI_RBF_DEFINE(SPI, IMR, RSVD_IMR, 6, 26, RO, (uint32_t)0x0);
748 
749 /* ********* SPI ISR ***********
750  *
751  * Register of SEDI SPI
752  *   ISR: Interrupt Status Register
753  *     AddressOffset  : 0x30
754  *     AccessType     : RO
755  *     WritableBitMask: 0x0
756  *     ResetValue     : (uint32_t)0x0
757  */
758 SEDI_REG_DEFINE(SPI, ISR, 0x30, RO, (uint32_t)0x0, (uint32_t)0x0);
759 
760 /*
761  * Bit Field of Register ISR
762  *   TXEIS:
763  *     BitOffset : 0
764  *     BitWidth  : 1
765  *     AccessType: RO
766  *     ResetValue: (uint32_t)0x0
767  */
768 SEDI_RBF_DEFINE(SPI, ISR, TXEIS, 0, 1, RO, (uint32_t)0x0);
769 SEDI_RBFV_DEFINE(SPI, ISR, TXEIS, ACTIVE, 0x1);
770 SEDI_RBFV_DEFINE(SPI, ISR, TXEIS, INACTIVE, 0x0);
771 
772 /*
773  * Bit Field of Register ISR
774  *   TXOIS:
775  *     BitOffset : 1
776  *     BitWidth  : 1
777  *     AccessType: RO
778  *     ResetValue: (uint32_t)0x0
779  */
780 SEDI_RBF_DEFINE(SPI, ISR, TXOIS, 1, 1, RO, (uint32_t)0x0);
781 SEDI_RBFV_DEFINE(SPI, ISR, TXOIS, ACTIVE, 0x1);
782 SEDI_RBFV_DEFINE(SPI, ISR, TXOIS, INACTIVE, 0x0);
783 
784 /*
785  * Bit Field of Register ISR
786  *   RXUIS:
787  *     BitOffset : 2
788  *     BitWidth  : 1
789  *     AccessType: RO
790  *     ResetValue: (uint32_t)0x0
791  */
792 SEDI_RBF_DEFINE(SPI, ISR, RXUIS, 2, 1, RO, (uint32_t)0x0);
793 SEDI_RBFV_DEFINE(SPI, ISR, RXUIS, ACTIVE, 0x1);
794 SEDI_RBFV_DEFINE(SPI, ISR, RXUIS, INACTIVE, 0x0);
795 
796 /*
797  * Bit Field of Register ISR
798  *   RXOIS:
799  *     BitOffset : 3
800  *     BitWidth  : 1
801  *     AccessType: RO
802  *     ResetValue: (uint32_t)0x0
803  */
804 SEDI_RBF_DEFINE(SPI, ISR, RXOIS, 3, 1, RO, (uint32_t)0x0);
805 SEDI_RBFV_DEFINE(SPI, ISR, RXOIS, ACTIVE, 0x1);
806 SEDI_RBFV_DEFINE(SPI, ISR, RXOIS, INACTIVE, 0x0);
807 
808 /*
809  * Bit Field of Register ISR
810  *   RXFIS:
811  *     BitOffset : 4
812  *     BitWidth  : 1
813  *     AccessType: RO
814  *     ResetValue: (uint32_t)0x0
815  */
816 SEDI_RBF_DEFINE(SPI, ISR, RXFIS, 4, 1, RO, (uint32_t)0x0);
817 SEDI_RBFV_DEFINE(SPI, ISR, RXFIS, ACTIVE, 0x1);
818 SEDI_RBFV_DEFINE(SPI, ISR, RXFIS, INACTIVE, 0x0);
819 
820 /*
821  * Bit Field of Register ISR
822  *   MSTIS:
823  *     BitOffset : 5
824  *     BitWidth  : 1
825  *     AccessType: RO
826  *     ResetValue: (uint32_t)0x0
827  */
828 SEDI_RBF_DEFINE(SPI, ISR, MSTIS, 5, 1, RO, (uint32_t)0x0);
829 SEDI_RBFV_DEFINE(SPI, ISR, MSTIS, ACTIVE, 0x1);
830 SEDI_RBFV_DEFINE(SPI, ISR, MSTIS, INACTIVE, 0x0);
831 
832 /*
833  * Bit Field of Register ISR
834  *   RSVD_ISR:
835  *     BitOffset : 6
836  *     BitWidth  : 26
837  *     AccessType: RO
838  *     ResetValue: (uint32_t)0x0
839  */
840 SEDI_RBF_DEFINE(SPI, ISR, RSVD_ISR, 6, 26, RO, (uint32_t)0x0);
841 
842 /* ********* SPI RISR ***********
843  *
844  * Register of SEDI SPI
845  *   RISR: Raw Interrupt Status Register
846  *     AddressOffset  : 0x34
847  *     AccessType     : RO
848  *     WritableBitMask: 0x0
849  *     ResetValue     : (uint32_t)0x0
850  */
851 SEDI_REG_DEFINE(SPI, RISR, 0x34, RO, (uint32_t)0x0, (uint32_t)0x0);
852 
853 /*
854  * Bit Field of Register RISR
855  *   TXEIR:
856  *     BitOffset : 0
857  *     BitWidth  : 1
858  *     AccessType: RO
859  *     ResetValue: (uint32_t)0x0
860  */
861 SEDI_RBF_DEFINE(SPI, RISR, TXEIR, 0, 1, RO, (uint32_t)0x0);
862 SEDI_RBFV_DEFINE(SPI, RISR, TXEIR, ACTIVE, 0x1);
863 SEDI_RBFV_DEFINE(SPI, RISR, TXEIR, INACTIVE, 0x0);
864 
865 /*
866  * Bit Field of Register RISR
867  *   TXOIR:
868  *     BitOffset : 1
869  *     BitWidth  : 1
870  *     AccessType: RO
871  *     ResetValue: (uint32_t)0x0
872  */
873 SEDI_RBF_DEFINE(SPI, RISR, TXOIR, 1, 1, RO, (uint32_t)0x0);
874 SEDI_RBFV_DEFINE(SPI, RISR, TXOIR, ACTIVE, 0x1);
875 SEDI_RBFV_DEFINE(SPI, RISR, TXOIR, INACTIVE, 0x0);
876 
877 /*
878  * Bit Field of Register RISR
879  *   RXUIR:
880  *     BitOffset : 2
881  *     BitWidth  : 1
882  *     AccessType: RO
883  *     ResetValue: (uint32_t)0x0
884  */
885 SEDI_RBF_DEFINE(SPI, RISR, RXUIR, 2, 1, RO, (uint32_t)0x0);
886 SEDI_RBFV_DEFINE(SPI, RISR, RXUIR, ACTIVE, 0x1);
887 SEDI_RBFV_DEFINE(SPI, RISR, RXUIR, INACTIVE, 0x0);
888 
889 /*
890  * Bit Field of Register RISR
891  *   RXOIR:
892  *     BitOffset : 3
893  *     BitWidth  : 1
894  *     AccessType: RO
895  *     ResetValue: (uint32_t)0x0
896  */
897 SEDI_RBF_DEFINE(SPI, RISR, RXOIR, 3, 1, RO, (uint32_t)0x0);
898 SEDI_RBFV_DEFINE(SPI, RISR, RXOIR, ACTIVE, 0x1);
899 SEDI_RBFV_DEFINE(SPI, RISR, RXOIR, INACTIVE, 0x0);
900 
901 /*
902  * Bit Field of Register RISR
903  *   RXFIR:
904  *     BitOffset : 4
905  *     BitWidth  : 1
906  *     AccessType: RO
907  *     ResetValue: (uint32_t)0x0
908  */
909 SEDI_RBF_DEFINE(SPI, RISR, RXFIR, 4, 1, RO, (uint32_t)0x0);
910 SEDI_RBFV_DEFINE(SPI, RISR, RXFIR, ACTIVE, 0x1);
911 SEDI_RBFV_DEFINE(SPI, RISR, RXFIR, INACTIVE, 0x0);
912 
913 /*
914  * Bit Field of Register RISR
915  *   MSTIR:
916  *     BitOffset : 5
917  *     BitWidth  : 1
918  *     AccessType: RO
919  *     ResetValue: (uint32_t)0x0
920  */
921 SEDI_RBF_DEFINE(SPI, RISR, MSTIR, 5, 1, RO, (uint32_t)0x0);
922 SEDI_RBFV_DEFINE(SPI, RISR, MSTIR, ACTIVE, 0x1);
923 SEDI_RBFV_DEFINE(SPI, RISR, MSTIR, INACTIVE, 0x0);
924 
925 /*
926  * Bit Field of Register RISR
927  *   RSVD_RISR:
928  *     BitOffset : 6
929  *     BitWidth  : 26
930  *     AccessType: RO
931  *     ResetValue: (uint32_t)0x0
932  */
933 SEDI_RBF_DEFINE(SPI, RISR, RSVD_RISR, 6, 26, RO, (uint32_t)0x0);
934 
935 /* ********* SPI TXOICR ***********
936  *
937  * Register of SEDI SPI
938  *   TXOICR: Transmit FIFO Overflow Interrupt Clear Register
939  *     AddressOffset  : 0x38
940  *     AccessType     : RO
941  *     WritableBitMask: 0x0
942  *     ResetValue     : (uint32_t)0x0
943  */
944 SEDI_REG_DEFINE(SPI, TXOICR, 0x38, RO, (uint32_t)0x0, (uint32_t)0x0);
945 
946 /*
947  * Bit Field of Register TXOICR
948  *   TXOICR:
949  *     BitOffset : 0
950  *     BitWidth  : 1
951  *     AccessType: RO
952  *     ResetValue: (uint32_t)0x0
953  */
954 SEDI_RBF_DEFINE(SPI, TXOICR, TXOICR, 0, 1, RO, (uint32_t)0x0);
955 SEDI_RBFV_DEFINE(SPI, TXOICR, TXOICR, 0, 0);
956 SEDI_RBFV_DEFINE(SPI, TXOICR, TXOICR, 1, 1);
957 
958 /*
959  * Bit Field of Register TXOICR
960  *   RSVD_TXOICR:
961  *     BitOffset : 1
962  *     BitWidth  : 31
963  *     AccessType: RO
964  *     ResetValue: (uint32_t)0x0
965  */
966 SEDI_RBF_DEFINE(SPI, TXOICR, RSVD_TXOICR, 1, 31, RO, (uint32_t)0x0);
967 
968 /* ********* SPI RXOICR ***********
969  *
970  * Register of SEDI SPI
971  *   RXOICR: Receive FIFO Overflow Interrupt Clear Register
972  *     AddressOffset  : 0x3c
973  *     AccessType     : RO
974  *     WritableBitMask: 0x0
975  *     ResetValue     : (uint32_t)0x0
976  */
977 SEDI_REG_DEFINE(SPI, RXOICR, 0x3c, RO, (uint32_t)0x0, (uint32_t)0x0);
978 
979 /*
980  * Bit Field of Register RXOICR
981  *   RXOICR:
982  *     BitOffset : 0
983  *     BitWidth  : 1
984  *     AccessType: RO
985  *     ResetValue: (uint32_t)0x0
986  */
987 SEDI_RBF_DEFINE(SPI, RXOICR, RXOICR, 0, 1, RO, (uint32_t)0x0);
988 SEDI_RBFV_DEFINE(SPI, RXOICR, RXOICR, 0, 0);
989 SEDI_RBFV_DEFINE(SPI, RXOICR, RXOICR, 1, 1);
990 
991 /*
992  * Bit Field of Register RXOICR
993  *   RSVD_RXOICR:
994  *     BitOffset : 1
995  *     BitWidth  : 31
996  *     AccessType: RO
997  *     ResetValue: (uint32_t)0x0
998  */
999 SEDI_RBF_DEFINE(SPI, RXOICR, RSVD_RXOICR, 1, 31, RO, (uint32_t)0x0);
1000 
1001 /* ********* SPI RXUICR ***********
1002  *
1003  * Register of SEDI SPI
1004  *   RXUICR: Receive FIFO Underflow Interrupt Clear Register
1005  *     AddressOffset  : 0x40
1006  *     AccessType     : RO
1007  *     WritableBitMask: 0x0
1008  *     ResetValue     : (uint32_t)0x0
1009  */
1010 SEDI_REG_DEFINE(SPI, RXUICR, 0x40, RO, (uint32_t)0x0, (uint32_t)0x0);
1011 
1012 /*
1013  * Bit Field of Register RXUICR
1014  *   RXUICR:
1015  *     BitOffset : 0
1016  *     BitWidth  : 1
1017  *     AccessType: RO
1018  *     ResetValue: (uint32_t)0x0
1019  */
1020 SEDI_RBF_DEFINE(SPI, RXUICR, RXUICR, 0, 1, RO, (uint32_t)0x0);
1021 SEDI_RBFV_DEFINE(SPI, RXUICR, RXUICR, 0, 0);
1022 SEDI_RBFV_DEFINE(SPI, RXUICR, RXUICR, 1, 1);
1023 
1024 /*
1025  * Bit Field of Register RXUICR
1026  *   RSVD_RXUICR:
1027  *     BitOffset : 1
1028  *     BitWidth  : 31
1029  *     AccessType: RO
1030  *     ResetValue: (uint32_t)0x0
1031  */
1032 SEDI_RBF_DEFINE(SPI, RXUICR, RSVD_RXUICR, 1, 31, RO, (uint32_t)0x0);
1033 
1034 /* ********* SPI MSTICR ***********
1035  *
1036  * Register of SEDI SPI
1037  *   MSTICR: Multi-Master Interrupt Clear Register
1038  *     AddressOffset  : 0x44
1039  *     AccessType     : RO
1040  *     WritableBitMask: 0x0
1041  *     ResetValue     : (uint32_t)0x0
1042  */
1043 SEDI_REG_DEFINE(SPI, MSTICR, 0x44, RO, (uint32_t)0x0, (uint32_t)0x0);
1044 
1045 /*
1046  * Bit Field of Register MSTICR
1047  *   MSTICR:
1048  *     BitOffset : 0
1049  *     BitWidth  : 1
1050  *     AccessType: RO
1051  *     ResetValue: (uint32_t)0x0
1052  */
1053 SEDI_RBF_DEFINE(SPI, MSTICR, MSTICR, 0, 1, RO, (uint32_t)0x0);
1054 SEDI_RBFV_DEFINE(SPI, MSTICR, MSTICR, 0, 0);
1055 SEDI_RBFV_DEFINE(SPI, MSTICR, MSTICR, 1, 1);
1056 
1057 /*
1058  * Bit Field of Register MSTICR
1059  *   RSVD_MSTICR:
1060  *     BitOffset : 1
1061  *     BitWidth  : 31
1062  *     AccessType: RO
1063  *     ResetValue: (uint32_t)0x0
1064  */
1065 SEDI_RBF_DEFINE(SPI, MSTICR, RSVD_MSTICR, 1, 31, RO, (uint32_t)0x0);
1066 
1067 /* ********* SPI ICR ***********
1068  *
1069  * Register of SEDI SPI
1070  *   ICR: Interrupt Clear Register
1071  *     AddressOffset  : 0x48
1072  *     AccessType     : RO
1073  *     WritableBitMask: 0x0
1074  *     ResetValue     : (uint32_t)0x0
1075  */
1076 SEDI_REG_DEFINE(SPI, ICR, 0x48, RO, (uint32_t)0x0, (uint32_t)0x0);
1077 
1078 /*
1079  * Bit Field of Register ICR
1080  *   ICR:
1081  *     BitOffset : 0
1082  *     BitWidth  : 1
1083  *     AccessType: RO
1084  *     ResetValue: (uint32_t)0x0
1085  */
1086 SEDI_RBF_DEFINE(SPI, ICR, ICR, 0, 1, RO, (uint32_t)0x0);
1087 SEDI_RBFV_DEFINE(SPI, ICR, ICR, 0, 0);
1088 SEDI_RBFV_DEFINE(SPI, ICR, ICR, 1, 1);
1089 
1090 /*
1091  * Bit Field of Register ICR
1092  *   RSVD_ICR:
1093  *     BitOffset : 1
1094  *     BitWidth  : 31
1095  *     AccessType: RO
1096  *     ResetValue: (uint32_t)0x0
1097  */
1098 SEDI_RBF_DEFINE(SPI, ICR, RSVD_ICR, 1, 31, RO, (uint32_t)0x0);
1099 
1100 /* ********* SPI DMACR ***********
1101  *
1102  * Register of SEDI SPI
1103  *   DMACR: DMA Control Register
1104  *     AddressOffset  : 0x4c
1105  *     AccessType     : RW
1106  *     WritableBitMask: 0x3
1107  *     ResetValue     : (uint32_t)0x0
1108  */
1109 SEDI_REG_DEFINE(SPI, DMACR, 0x4c, RW, (uint32_t)0x3, (uint32_t)0x0);
1110 
1111 /*
1112  * Bit Field of Register DMACR
1113  *   RDMAE:
1114  *     BitOffset : 0
1115  *     BitWidth  : 1
1116  *     AccessType: RW
1117  *     ResetValue: (uint32_t)0x0
1118  */
1119 SEDI_RBF_DEFINE(SPI, DMACR, RDMAE, 0, 1, RW, (uint32_t)0x0);
1120 SEDI_RBFV_DEFINE(SPI, DMACR, RDMAE, DISABLE, 0x0);
1121 SEDI_RBFV_DEFINE(SPI, DMACR, RDMAE, ENABLED, 0x1);
1122 
1123 /*
1124  * Bit Field of Register DMACR
1125  *   TDMAE:
1126  *     BitOffset : 1
1127  *     BitWidth  : 1
1128  *     AccessType: RW
1129  *     ResetValue: (uint32_t)0x0
1130  */
1131 SEDI_RBF_DEFINE(SPI, DMACR, TDMAE, 1, 1, RW, (uint32_t)0x0);
1132 SEDI_RBFV_DEFINE(SPI, DMACR, TDMAE, DISABLE, 0x0);
1133 SEDI_RBFV_DEFINE(SPI, DMACR, TDMAE, ENABLED, 0x1);
1134 
1135 /*
1136  * Bit Field of Register DMACR
1137  *   RSVD_DMACR:
1138  *     BitOffset : 2
1139  *     BitWidth  : 30
1140  *     AccessType: RO
1141  *     ResetValue: (uint32_t)0x0
1142  */
1143 SEDI_RBF_DEFINE(SPI, DMACR, RSVD_DMACR, 2, 30, RO, (uint32_t)0x0);
1144 
1145 /* ********* SPI DMATDLR ***********
1146  *
1147  * Register of SEDI SPI
1148  *   DMATDLR: DMA Transmit Data Level
1149  *     AddressOffset  : 0x50
1150  *     AccessType     : RW
1151  *     WritableBitMask: 0x3f
1152  *     ResetValue     : (uint32_t)0x0
1153  */
1154 SEDI_REG_DEFINE(SPI, DMATDLR, 0x50, RW, (uint32_t)0x3f, (uint32_t)0x0);
1155 
1156 /*
1157  * Bit Field of Register DMATDLR
1158  *   DMATDL:
1159  *     BitOffset : 0
1160  *     BitWidth  : 6
1161  *     AccessType: RW
1162  *     ResetValue: (uint32_t)0x0
1163  */
1164 SEDI_RBF_DEFINE(SPI, DMATDLR, DMATDL, 0, 6, RW, (uint32_t)0x0);
1165 
1166 /*
1167  * Bit Field of Register DMATDLR
1168  *   RSVD_DMATDLR:
1169  *     BitOffset : 6
1170  *     BitWidth  : 26
1171  *     AccessType: RO
1172  *     ResetValue: (uint32_t)0x0
1173  */
1174 SEDI_RBF_DEFINE(SPI, DMATDLR, RSVD_DMATDLR, 6, 26, RO, (uint32_t)0x0);
1175 
1176 /* ********* SPI DMARDLR ***********
1177  *
1178  * Register of SEDI SPI
1179  *   DMARDLR: DMA Receive Data Level
1180  *     AddressOffset  : 0x54
1181  *     AccessType     : RW
1182  *     WritableBitMask: 0x3f
1183  *     ResetValue     : (uint32_t)0x0
1184  */
1185 SEDI_REG_DEFINE(SPI, DMARDLR, 0x54, RW, (uint32_t)0x3f, (uint32_t)0x0);
1186 
1187 /*
1188  * Bit Field of Register DMARDLR
1189  *   DMARDL:
1190  *     BitOffset : 0
1191  *     BitWidth  : 6
1192  *     AccessType: RW
1193  *     ResetValue: (uint32_t)0x0
1194  */
1195 SEDI_RBF_DEFINE(SPI, DMARDLR, DMARDL, 0, 6, RW, (uint32_t)0x0);
1196 
1197 /*
1198  * Bit Field of Register DMARDLR
1199  *   RSVD_DMARDLR:
1200  *     BitOffset : 6
1201  *     BitWidth  : 26
1202  *     AccessType: RO
1203  *     ResetValue: (uint32_t)0x0
1204  */
1205 SEDI_RBF_DEFINE(SPI, DMARDLR, RSVD_DMARDLR, 6, 26, RO, (uint32_t)0x0);
1206 
1207 /* ********* SPI IDR ***********
1208  *
1209  * Register of SEDI SPI
1210  *   IDR: Identification Register
1211  *     AddressOffset  : 0x58
1212  *     AccessType     : RO
1213  *     WritableBitMask: 0x0
1214  *     ResetValue     : (uint32_t)-1
1215  */
1216 SEDI_REG_DEFINE(SPI, IDR, 0x58, RO, (uint32_t)0x0, (uint32_t)-1);
1217 
1218 /*
1219  * Bit Field of Register IDR
1220  *   IDCODE:
1221  *     BitOffset : 0
1222  *     BitWidth  : 32
1223  *     AccessType: RO
1224  *     ResetValue: (uint32_t)-1
1225  */
1226 SEDI_RBF_DEFINE(SPI, IDR, IDCODE, 0, 32, RO, (uint32_t)-1);
1227 
1228 /* ********* SPI SSI_VERSION_ID ***********
1229  *
1230  * Register of SEDI SPI
1231  *   SSI_VERSION_ID: coreKit version ID Register
1232  *     AddressOffset  : 0x5c
1233  *     AccessType     : RO
1234  *     WritableBitMask: 0x0
1235  *     ResetValue     : (uint32_t)0x3430332a
1236  */
1237 SEDI_REG_DEFINE(SPI, SSI_VERSION_ID, 0x5c, RO, (uint32_t)0x0, (uint32_t)0x3430332a);
1238 
1239 /*
1240  * Bit Field of Register SSI_VERSION_ID
1241  *   SSI_COMP_VERSION:
1242  *     BitOffset : 0
1243  *     BitWidth  : 32
1244  *     AccessType: RO
1245  *     ResetValue: (uint32_t)0x3430332a
1246  */
1247 SEDI_RBF_DEFINE(SPI, SSI_VERSION_ID, SSI_COMP_VERSION, 0, 32, RO, (uint32_t)0x3430332a);
1248 
1249 /* ********* SPI DR0 ***********
1250  *
1251  * Register of SEDI SPI
1252  *   DR0: Data Register x
1253  *     AddressOffset  : 0x60
1254  *     AccessType     : RW
1255  *     WritableBitMask: 0xffffffff
1256  *     ResetValue     : (uint32_t)0x0
1257  */
1258 SEDI_REG_DEFINE(SPI, DR0, 0x60, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1259 
1260 /*
1261  * Bit Field of Register DR0
1262  *   DR:
1263  *     BitOffset : 0
1264  *     BitWidth  : 32
1265  *     AccessType: RW
1266  *     ResetValue: (uint32_t)0x0
1267  */
1268 SEDI_RBF_DEFINE(SPI, DR0, DR, 0, 32, RW, (uint32_t)0x0);
1269 
1270 /* ********* SPI DR1 ***********
1271  *
1272  * Register of SEDI SPI
1273  *   DR1: Data Register x
1274  *     AddressOffset  : 0x64
1275  *     AccessType     : RW
1276  *     WritableBitMask: 0xffffffff
1277  *     ResetValue     : (uint32_t)0x0
1278  */
1279 SEDI_REG_DEFINE(SPI, DR1, 0x64, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1280 
1281 /*
1282  * Bit Field of Register DR1
1283  *   DR:
1284  *     BitOffset : 0
1285  *     BitWidth  : 32
1286  *     AccessType: RW
1287  *     ResetValue: (uint32_t)0x0
1288  */
1289 SEDI_RBF_DEFINE(SPI, DR1, DR, 0, 32, RW, (uint32_t)0x0);
1290 
1291 /* ********* SPI DR2 ***********
1292  *
1293  * Register of SEDI SPI
1294  *   DR2: Data Register x
1295  *     AddressOffset  : 0x68
1296  *     AccessType     : RW
1297  *     WritableBitMask: 0xffffffff
1298  *     ResetValue     : (uint32_t)0x0
1299  */
1300 SEDI_REG_DEFINE(SPI, DR2, 0x68, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1301 
1302 /*
1303  * Bit Field of Register DR2
1304  *   DR:
1305  *     BitOffset : 0
1306  *     BitWidth  : 32
1307  *     AccessType: RW
1308  *     ResetValue: (uint32_t)0x0
1309  */
1310 SEDI_RBF_DEFINE(SPI, DR2, DR, 0, 32, RW, (uint32_t)0x0);
1311 
1312 /* ********* SPI DR3 ***********
1313  *
1314  * Register of SEDI SPI
1315  *   DR3: Data Register x
1316  *     AddressOffset  : 0x6c
1317  *     AccessType     : RW
1318  *     WritableBitMask: 0xffffffff
1319  *     ResetValue     : (uint32_t)0x0
1320  */
1321 SEDI_REG_DEFINE(SPI, DR3, 0x6c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1322 
1323 /*
1324  * Bit Field of Register DR3
1325  *   DR:
1326  *     BitOffset : 0
1327  *     BitWidth  : 32
1328  *     AccessType: RW
1329  *     ResetValue: (uint32_t)0x0
1330  */
1331 SEDI_RBF_DEFINE(SPI, DR3, DR, 0, 32, RW, (uint32_t)0x0);
1332 
1333 /* ********* SPI DR4 ***********
1334  *
1335  * Register of SEDI SPI
1336  *   DR4: Data Register x
1337  *     AddressOffset  : 0x70
1338  *     AccessType     : RW
1339  *     WritableBitMask: 0xffffffff
1340  *     ResetValue     : (uint32_t)0x0
1341  */
1342 SEDI_REG_DEFINE(SPI, DR4, 0x70, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1343 
1344 /*
1345  * Bit Field of Register DR4
1346  *   DR:
1347  *     BitOffset : 0
1348  *     BitWidth  : 32
1349  *     AccessType: RW
1350  *     ResetValue: (uint32_t)0x0
1351  */
1352 SEDI_RBF_DEFINE(SPI, DR4, DR, 0, 32, RW, (uint32_t)0x0);
1353 
1354 /* ********* SPI DR5 ***********
1355  *
1356  * Register of SEDI SPI
1357  *   DR5: Data Register x
1358  *     AddressOffset  : 0x74
1359  *     AccessType     : RW
1360  *     WritableBitMask: 0xffffffff
1361  *     ResetValue     : (uint32_t)0x0
1362  */
1363 SEDI_REG_DEFINE(SPI, DR5, 0x74, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1364 
1365 /*
1366  * Bit Field of Register DR5
1367  *   DR:
1368  *     BitOffset : 0
1369  *     BitWidth  : 32
1370  *     AccessType: RW
1371  *     ResetValue: (uint32_t)0x0
1372  */
1373 SEDI_RBF_DEFINE(SPI, DR5, DR, 0, 32, RW, (uint32_t)0x0);
1374 
1375 /* ********* SPI DR6 ***********
1376  *
1377  * Register of SEDI SPI
1378  *   DR6: Data Register x
1379  *     AddressOffset  : 0x78
1380  *     AccessType     : RW
1381  *     WritableBitMask: 0xffffffff
1382  *     ResetValue     : (uint32_t)0x0
1383  */
1384 SEDI_REG_DEFINE(SPI, DR6, 0x78, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1385 
1386 /*
1387  * Bit Field of Register DR6
1388  *   DR:
1389  *     BitOffset : 0
1390  *     BitWidth  : 32
1391  *     AccessType: RW
1392  *     ResetValue: (uint32_t)0x0
1393  */
1394 SEDI_RBF_DEFINE(SPI, DR6, DR, 0, 32, RW, (uint32_t)0x0);
1395 
1396 /* ********* SPI DR7 ***********
1397  *
1398  * Register of SEDI SPI
1399  *   DR7: Data Register x
1400  *     AddressOffset  : 0x7c
1401  *     AccessType     : RW
1402  *     WritableBitMask: 0xffffffff
1403  *     ResetValue     : (uint32_t)0x0
1404  */
1405 SEDI_REG_DEFINE(SPI, DR7, 0x7c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1406 
1407 /*
1408  * Bit Field of Register DR7
1409  *   DR:
1410  *     BitOffset : 0
1411  *     BitWidth  : 32
1412  *     AccessType: RW
1413  *     ResetValue: (uint32_t)0x0
1414  */
1415 SEDI_RBF_DEFINE(SPI, DR7, DR, 0, 32, RW, (uint32_t)0x0);
1416 
1417 /* ********* SPI DR8 ***********
1418  *
1419  * Register of SEDI SPI
1420  *   DR8: Data Register x
1421  *     AddressOffset  : 0x80
1422  *     AccessType     : RW
1423  *     WritableBitMask: 0xffffffff
1424  *     ResetValue     : (uint32_t)0x0
1425  */
1426 SEDI_REG_DEFINE(SPI, DR8, 0x80, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1427 
1428 /*
1429  * Bit Field of Register DR8
1430  *   DR:
1431  *     BitOffset : 0
1432  *     BitWidth  : 32
1433  *     AccessType: RW
1434  *     ResetValue: (uint32_t)0x0
1435  */
1436 SEDI_RBF_DEFINE(SPI, DR8, DR, 0, 32, RW, (uint32_t)0x0);
1437 
1438 /* ********* SPI DR9 ***********
1439  *
1440  * Register of SEDI SPI
1441  *   DR9: Data Register x
1442  *     AddressOffset  : 0x84
1443  *     AccessType     : RW
1444  *     WritableBitMask: 0xffffffff
1445  *     ResetValue     : (uint32_t)0x0
1446  */
1447 SEDI_REG_DEFINE(SPI, DR9, 0x84, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1448 
1449 /*
1450  * Bit Field of Register DR9
1451  *   DR:
1452  *     BitOffset : 0
1453  *     BitWidth  : 32
1454  *     AccessType: RW
1455  *     ResetValue: (uint32_t)0x0
1456  */
1457 SEDI_RBF_DEFINE(SPI, DR9, DR, 0, 32, RW, (uint32_t)0x0);
1458 
1459 /* ********* SPI DR10 ***********
1460  *
1461  * Register of SEDI SPI
1462  *   DR10: Data Register x
1463  *     AddressOffset  : 0x88
1464  *     AccessType     : RW
1465  *     WritableBitMask: 0xffffffff
1466  *     ResetValue     : (uint32_t)0x0
1467  */
1468 SEDI_REG_DEFINE(SPI, DR10, 0x88, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1469 
1470 /*
1471  * Bit Field of Register DR10
1472  *   DR:
1473  *     BitOffset : 0
1474  *     BitWidth  : 32
1475  *     AccessType: RW
1476  *     ResetValue: (uint32_t)0x0
1477  */
1478 SEDI_RBF_DEFINE(SPI, DR10, DR, 0, 32, RW, (uint32_t)0x0);
1479 
1480 /* ********* SPI DR11 ***********
1481  *
1482  * Register of SEDI SPI
1483  *   DR11: Data Register x
1484  *     AddressOffset  : 0x8c
1485  *     AccessType     : RW
1486  *     WritableBitMask: 0xffffffff
1487  *     ResetValue     : (uint32_t)0x0
1488  */
1489 SEDI_REG_DEFINE(SPI, DR11, 0x8c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1490 
1491 /*
1492  * Bit Field of Register DR11
1493  *   DR:
1494  *     BitOffset : 0
1495  *     BitWidth  : 32
1496  *     AccessType: RW
1497  *     ResetValue: (uint32_t)0x0
1498  */
1499 SEDI_RBF_DEFINE(SPI, DR11, DR, 0, 32, RW, (uint32_t)0x0);
1500 
1501 /* ********* SPI DR12 ***********
1502  *
1503  * Register of SEDI SPI
1504  *   DR12: Data Register x
1505  *     AddressOffset  : 0x90
1506  *     AccessType     : RW
1507  *     WritableBitMask: 0xffffffff
1508  *     ResetValue     : (uint32_t)0x0
1509  */
1510 SEDI_REG_DEFINE(SPI, DR12, 0x90, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1511 
1512 /*
1513  * Bit Field of Register DR12
1514  *   DR:
1515  *     BitOffset : 0
1516  *     BitWidth  : 32
1517  *     AccessType: RW
1518  *     ResetValue: (uint32_t)0x0
1519  */
1520 SEDI_RBF_DEFINE(SPI, DR12, DR, 0, 32, RW, (uint32_t)0x0);
1521 
1522 /* ********* SPI DR13 ***********
1523  *
1524  * Register of SEDI SPI
1525  *   DR13: Data Register x
1526  *     AddressOffset  : 0x94
1527  *     AccessType     : RW
1528  *     WritableBitMask: 0xffffffff
1529  *     ResetValue     : (uint32_t)0x0
1530  */
1531 SEDI_REG_DEFINE(SPI, DR13, 0x94, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1532 
1533 /*
1534  * Bit Field of Register DR13
1535  *   DR:
1536  *     BitOffset : 0
1537  *     BitWidth  : 32
1538  *     AccessType: RW
1539  *     ResetValue: (uint32_t)0x0
1540  */
1541 SEDI_RBF_DEFINE(SPI, DR13, DR, 0, 32, RW, (uint32_t)0x0);
1542 
1543 /* ********* SPI DR14 ***********
1544  *
1545  * Register of SEDI SPI
1546  *   DR14: Data Register x
1547  *     AddressOffset  : 0x98
1548  *     AccessType     : RW
1549  *     WritableBitMask: 0xffffffff
1550  *     ResetValue     : (uint32_t)0x0
1551  */
1552 SEDI_REG_DEFINE(SPI, DR14, 0x98, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1553 
1554 /*
1555  * Bit Field of Register DR14
1556  *   DR:
1557  *     BitOffset : 0
1558  *     BitWidth  : 32
1559  *     AccessType: RW
1560  *     ResetValue: (uint32_t)0x0
1561  */
1562 SEDI_RBF_DEFINE(SPI, DR14, DR, 0, 32, RW, (uint32_t)0x0);
1563 
1564 /* ********* SPI DR15 ***********
1565  *
1566  * Register of SEDI SPI
1567  *   DR15: Data Register x
1568  *     AddressOffset  : 0x9c
1569  *     AccessType     : RW
1570  *     WritableBitMask: 0xffffffff
1571  *     ResetValue     : (uint32_t)0x0
1572  */
1573 SEDI_REG_DEFINE(SPI, DR15, 0x9c, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1574 
1575 /*
1576  * Bit Field of Register DR15
1577  *   DR:
1578  *     BitOffset : 0
1579  *     BitWidth  : 32
1580  *     AccessType: RW
1581  *     ResetValue: (uint32_t)0x0
1582  */
1583 SEDI_RBF_DEFINE(SPI, DR15, DR, 0, 32, RW, (uint32_t)0x0);
1584 
1585 /* ********* SPI DR16 ***********
1586  *
1587  * Register of SEDI SPI
1588  *   DR16: Data Register x
1589  *     AddressOffset  : 0xa0
1590  *     AccessType     : RW
1591  *     WritableBitMask: 0xffffffff
1592  *     ResetValue     : (uint32_t)0x0
1593  */
1594 SEDI_REG_DEFINE(SPI, DR16, 0xa0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1595 
1596 /*
1597  * Bit Field of Register DR16
1598  *   DR:
1599  *     BitOffset : 0
1600  *     BitWidth  : 32
1601  *     AccessType: RW
1602  *     ResetValue: (uint32_t)0x0
1603  */
1604 SEDI_RBF_DEFINE(SPI, DR16, DR, 0, 32, RW, (uint32_t)0x0);
1605 
1606 /* ********* SPI DR17 ***********
1607  *
1608  * Register of SEDI SPI
1609  *   DR17: Data Register x
1610  *     AddressOffset  : 0xa4
1611  *     AccessType     : RW
1612  *     WritableBitMask: 0xffffffff
1613  *     ResetValue     : (uint32_t)0x0
1614  */
1615 SEDI_REG_DEFINE(SPI, DR17, 0xa4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1616 
1617 /*
1618  * Bit Field of Register DR17
1619  *   DR:
1620  *     BitOffset : 0
1621  *     BitWidth  : 32
1622  *     AccessType: RW
1623  *     ResetValue: (uint32_t)0x0
1624  */
1625 SEDI_RBF_DEFINE(SPI, DR17, DR, 0, 32, RW, (uint32_t)0x0);
1626 
1627 /* ********* SPI DR18 ***********
1628  *
1629  * Register of SEDI SPI
1630  *   DR18: Data Register x
1631  *     AddressOffset  : 0xa8
1632  *     AccessType     : RW
1633  *     WritableBitMask: 0xffffffff
1634  *     ResetValue     : (uint32_t)0x0
1635  */
1636 SEDI_REG_DEFINE(SPI, DR18, 0xa8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1637 
1638 /*
1639  * Bit Field of Register DR18
1640  *   DR:
1641  *     BitOffset : 0
1642  *     BitWidth  : 32
1643  *     AccessType: RW
1644  *     ResetValue: (uint32_t)0x0
1645  */
1646 SEDI_RBF_DEFINE(SPI, DR18, DR, 0, 32, RW, (uint32_t)0x0);
1647 
1648 /* ********* SPI DR19 ***********
1649  *
1650  * Register of SEDI SPI
1651  *   DR19: Data Register x
1652  *     AddressOffset  : 0xac
1653  *     AccessType     : RW
1654  *     WritableBitMask: 0xffffffff
1655  *     ResetValue     : (uint32_t)0x0
1656  */
1657 SEDI_REG_DEFINE(SPI, DR19, 0xac, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1658 
1659 /*
1660  * Bit Field of Register DR19
1661  *   DR:
1662  *     BitOffset : 0
1663  *     BitWidth  : 32
1664  *     AccessType: RW
1665  *     ResetValue: (uint32_t)0x0
1666  */
1667 SEDI_RBF_DEFINE(SPI, DR19, DR, 0, 32, RW, (uint32_t)0x0);
1668 
1669 /* ********* SPI DR20 ***********
1670  *
1671  * Register of SEDI SPI
1672  *   DR20: Data Register x
1673  *     AddressOffset  : 0xb0
1674  *     AccessType     : RW
1675  *     WritableBitMask: 0xffffffff
1676  *     ResetValue     : (uint32_t)0x0
1677  */
1678 SEDI_REG_DEFINE(SPI, DR20, 0xb0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1679 
1680 /*
1681  * Bit Field of Register DR20
1682  *   DR:
1683  *     BitOffset : 0
1684  *     BitWidth  : 32
1685  *     AccessType: RW
1686  *     ResetValue: (uint32_t)0x0
1687  */
1688 SEDI_RBF_DEFINE(SPI, DR20, DR, 0, 32, RW, (uint32_t)0x0);
1689 
1690 /* ********* SPI DR21 ***********
1691  *
1692  * Register of SEDI SPI
1693  *   DR21: Data Register x
1694  *     AddressOffset  : 0xb4
1695  *     AccessType     : RW
1696  *     WritableBitMask: 0xffffffff
1697  *     ResetValue     : (uint32_t)0x0
1698  */
1699 SEDI_REG_DEFINE(SPI, DR21, 0xb4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1700 
1701 /*
1702  * Bit Field of Register DR21
1703  *   DR:
1704  *     BitOffset : 0
1705  *     BitWidth  : 32
1706  *     AccessType: RW
1707  *     ResetValue: (uint32_t)0x0
1708  */
1709 SEDI_RBF_DEFINE(SPI, DR21, DR, 0, 32, RW, (uint32_t)0x0);
1710 
1711 /* ********* SPI DR22 ***********
1712  *
1713  * Register of SEDI SPI
1714  *   DR22: Data Register x
1715  *     AddressOffset  : 0xb8
1716  *     AccessType     : RW
1717  *     WritableBitMask: 0xffffffff
1718  *     ResetValue     : (uint32_t)0x0
1719  */
1720 SEDI_REG_DEFINE(SPI, DR22, 0xb8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1721 
1722 /*
1723  * Bit Field of Register DR22
1724  *   DR:
1725  *     BitOffset : 0
1726  *     BitWidth  : 32
1727  *     AccessType: RW
1728  *     ResetValue: (uint32_t)0x0
1729  */
1730 SEDI_RBF_DEFINE(SPI, DR22, DR, 0, 32, RW, (uint32_t)0x0);
1731 
1732 /* ********* SPI DR23 ***********
1733  *
1734  * Register of SEDI SPI
1735  *   DR23: Data Register x
1736  *     AddressOffset  : 0xbc
1737  *     AccessType     : RW
1738  *     WritableBitMask: 0xffffffff
1739  *     ResetValue     : (uint32_t)0x0
1740  */
1741 SEDI_REG_DEFINE(SPI, DR23, 0xbc, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1742 
1743 /*
1744  * Bit Field of Register DR23
1745  *   DR:
1746  *     BitOffset : 0
1747  *     BitWidth  : 32
1748  *     AccessType: RW
1749  *     ResetValue: (uint32_t)0x0
1750  */
1751 SEDI_RBF_DEFINE(SPI, DR23, DR, 0, 32, RW, (uint32_t)0x0);
1752 
1753 /* ********* SPI DR24 ***********
1754  *
1755  * Register of SEDI SPI
1756  *   DR24: Data Register x
1757  *     AddressOffset  : 0xc0
1758  *     AccessType     : RW
1759  *     WritableBitMask: 0xffffffff
1760  *     ResetValue     : (uint32_t)0x0
1761  */
1762 SEDI_REG_DEFINE(SPI, DR24, 0xc0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1763 
1764 /*
1765  * Bit Field of Register DR24
1766  *   DR:
1767  *     BitOffset : 0
1768  *     BitWidth  : 32
1769  *     AccessType: RW
1770  *     ResetValue: (uint32_t)0x0
1771  */
1772 SEDI_RBF_DEFINE(SPI, DR24, DR, 0, 32, RW, (uint32_t)0x0);
1773 
1774 /* ********* SPI DR25 ***********
1775  *
1776  * Register of SEDI SPI
1777  *   DR25: Data Register x
1778  *     AddressOffset  : 0xc4
1779  *     AccessType     : RW
1780  *     WritableBitMask: 0xffffffff
1781  *     ResetValue     : (uint32_t)0x0
1782  */
1783 SEDI_REG_DEFINE(SPI, DR25, 0xc4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1784 
1785 /*
1786  * Bit Field of Register DR25
1787  *   DR:
1788  *     BitOffset : 0
1789  *     BitWidth  : 32
1790  *     AccessType: RW
1791  *     ResetValue: (uint32_t)0x0
1792  */
1793 SEDI_RBF_DEFINE(SPI, DR25, DR, 0, 32, RW, (uint32_t)0x0);
1794 
1795 /* ********* SPI DR26 ***********
1796  *
1797  * Register of SEDI SPI
1798  *   DR26: Data Register x
1799  *     AddressOffset  : 0xc8
1800  *     AccessType     : RW
1801  *     WritableBitMask: 0xffffffff
1802  *     ResetValue     : (uint32_t)0x0
1803  */
1804 SEDI_REG_DEFINE(SPI, DR26, 0xc8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1805 
1806 /*
1807  * Bit Field of Register DR26
1808  *   DR:
1809  *     BitOffset : 0
1810  *     BitWidth  : 32
1811  *     AccessType: RW
1812  *     ResetValue: (uint32_t)0x0
1813  */
1814 SEDI_RBF_DEFINE(SPI, DR26, DR, 0, 32, RW, (uint32_t)0x0);
1815 
1816 /* ********* SPI DR27 ***********
1817  *
1818  * Register of SEDI SPI
1819  *   DR27: Data Register x
1820  *     AddressOffset  : 0xcc
1821  *     AccessType     : RW
1822  *     WritableBitMask: 0xffffffff
1823  *     ResetValue     : (uint32_t)0x0
1824  */
1825 SEDI_REG_DEFINE(SPI, DR27, 0xcc, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1826 
1827 /*
1828  * Bit Field of Register DR27
1829  *   DR:
1830  *     BitOffset : 0
1831  *     BitWidth  : 32
1832  *     AccessType: RW
1833  *     ResetValue: (uint32_t)0x0
1834  */
1835 SEDI_RBF_DEFINE(SPI, DR27, DR, 0, 32, RW, (uint32_t)0x0);
1836 
1837 /* ********* SPI DR28 ***********
1838  *
1839  * Register of SEDI SPI
1840  *   DR28: Data Register x
1841  *     AddressOffset  : 0xd0
1842  *     AccessType     : RW
1843  *     WritableBitMask: 0xffffffff
1844  *     ResetValue     : (uint32_t)0x0
1845  */
1846 SEDI_REG_DEFINE(SPI, DR28, 0xd0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1847 
1848 /*
1849  * Bit Field of Register DR28
1850  *   DR:
1851  *     BitOffset : 0
1852  *     BitWidth  : 32
1853  *     AccessType: RW
1854  *     ResetValue: (uint32_t)0x0
1855  */
1856 SEDI_RBF_DEFINE(SPI, DR28, DR, 0, 32, RW, (uint32_t)0x0);
1857 
1858 /* ********* SPI DR29 ***********
1859  *
1860  * Register of SEDI SPI
1861  *   DR29: Data Register x
1862  *     AddressOffset  : 0xd4
1863  *     AccessType     : RW
1864  *     WritableBitMask: 0xffffffff
1865  *     ResetValue     : (uint32_t)0x0
1866  */
1867 SEDI_REG_DEFINE(SPI, DR29, 0xd4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1868 
1869 /*
1870  * Bit Field of Register DR29
1871  *   DR:
1872  *     BitOffset : 0
1873  *     BitWidth  : 32
1874  *     AccessType: RW
1875  *     ResetValue: (uint32_t)0x0
1876  */
1877 SEDI_RBF_DEFINE(SPI, DR29, DR, 0, 32, RW, (uint32_t)0x0);
1878 
1879 /* ********* SPI DR30 ***********
1880  *
1881  * Register of SEDI SPI
1882  *   DR30: Data Register x
1883  *     AddressOffset  : 0xd8
1884  *     AccessType     : RW
1885  *     WritableBitMask: 0xffffffff
1886  *     ResetValue     : (uint32_t)0x0
1887  */
1888 SEDI_REG_DEFINE(SPI, DR30, 0xd8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1889 
1890 /*
1891  * Bit Field of Register DR30
1892  *   DR:
1893  *     BitOffset : 0
1894  *     BitWidth  : 32
1895  *     AccessType: RW
1896  *     ResetValue: (uint32_t)0x0
1897  */
1898 SEDI_RBF_DEFINE(SPI, DR30, DR, 0, 32, RW, (uint32_t)0x0);
1899 
1900 /* ********* SPI DR31 ***********
1901  *
1902  * Register of SEDI SPI
1903  *   DR31: Data Register x
1904  *     AddressOffset  : 0xdc
1905  *     AccessType     : RW
1906  *     WritableBitMask: 0xffffffff
1907  *     ResetValue     : (uint32_t)0x0
1908  */
1909 SEDI_REG_DEFINE(SPI, DR31, 0xdc, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1910 
1911 /*
1912  * Bit Field of Register DR31
1913  *   DR:
1914  *     BitOffset : 0
1915  *     BitWidth  : 32
1916  *     AccessType: RW
1917  *     ResetValue: (uint32_t)0x0
1918  */
1919 SEDI_RBF_DEFINE(SPI, DR31, DR, 0, 32, RW, (uint32_t)0x0);
1920 
1921 /* ********* SPI DR32 ***********
1922  *
1923  * Register of SEDI SPI
1924  *   DR32: Data Register x
1925  *     AddressOffset  : 0xe0
1926  *     AccessType     : RW
1927  *     WritableBitMask: 0xffffffff
1928  *     ResetValue     : (uint32_t)0x0
1929  */
1930 SEDI_REG_DEFINE(SPI, DR32, 0xe0, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1931 
1932 /*
1933  * Bit Field of Register DR32
1934  *   DR:
1935  *     BitOffset : 0
1936  *     BitWidth  : 32
1937  *     AccessType: RW
1938  *     ResetValue: (uint32_t)0x0
1939  */
1940 SEDI_RBF_DEFINE(SPI, DR32, DR, 0, 32, RW, (uint32_t)0x0);
1941 
1942 /* ********* SPI DR33 ***********
1943  *
1944  * Register of SEDI SPI
1945  *   DR33: Data Register x
1946  *     AddressOffset  : 0xe4
1947  *     AccessType     : RW
1948  *     WritableBitMask: 0xffffffff
1949  *     ResetValue     : (uint32_t)0x0
1950  */
1951 SEDI_REG_DEFINE(SPI, DR33, 0xe4, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1952 
1953 /*
1954  * Bit Field of Register DR33
1955  *   DR:
1956  *     BitOffset : 0
1957  *     BitWidth  : 32
1958  *     AccessType: RW
1959  *     ResetValue: (uint32_t)0x0
1960  */
1961 SEDI_RBF_DEFINE(SPI, DR33, DR, 0, 32, RW, (uint32_t)0x0);
1962 
1963 /* ********* SPI DR34 ***********
1964  *
1965  * Register of SEDI SPI
1966  *   DR34: Data Register x
1967  *     AddressOffset  : 0xe8
1968  *     AccessType     : RW
1969  *     WritableBitMask: 0xffffffff
1970  *     ResetValue     : (uint32_t)0x0
1971  */
1972 SEDI_REG_DEFINE(SPI, DR34, 0xe8, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1973 
1974 /*
1975  * Bit Field of Register DR34
1976  *   DR:
1977  *     BitOffset : 0
1978  *     BitWidth  : 32
1979  *     AccessType: RW
1980  *     ResetValue: (uint32_t)0x0
1981  */
1982 SEDI_RBF_DEFINE(SPI, DR34, DR, 0, 32, RW, (uint32_t)0x0);
1983 
1984 /* ********* SPI DR35 ***********
1985  *
1986  * Register of SEDI SPI
1987  *   DR35: Data Register x
1988  *     AddressOffset  : 0xec
1989  *     AccessType     : RW
1990  *     WritableBitMask: 0xffffffff
1991  *     ResetValue     : (uint32_t)0x0
1992  */
1993 SEDI_REG_DEFINE(SPI, DR35, 0xec, RW, (uint32_t)0xffffffff, (uint32_t)0x0);
1994 
1995 /*
1996  * Bit Field of Register DR35
1997  *   DR:
1998  *     BitOffset : 0
1999  *     BitWidth  : 32
2000  *     AccessType: RW
2001  *     ResetValue: (uint32_t)0x0
2002  */
2003 SEDI_RBF_DEFINE(SPI, DR35, DR, 0, 32, RW, (uint32_t)0x0);
2004 
2005 /* ********* SPI RX_SAMPLE_DLY ***********
2006  *
2007  * Register of SEDI SPI
2008  *   RX_SAMPLE_DLY: RX Sample Delay Register
2009  *     AddressOffset  : 0xf0
2010  *     AccessType     : RW
2011  *     WritableBitMask: 0xff
2012  *     ResetValue     : (uint32_t)0x0
2013  */
2014 SEDI_REG_DEFINE(SPI, RX_SAMPLE_DLY, 0xf0, RW, (uint32_t)0xff, (uint32_t)0x0);
2015 
2016 /*
2017  * Bit Field of Register RX_SAMPLE_DLY
2018  *   RSD:
2019  *     BitOffset : 0
2020  *     BitWidth  : 8
2021  *     AccessType: RW
2022  *     ResetValue: (uint32_t)0x0
2023  */
2024 SEDI_RBF_DEFINE(SPI, RX_SAMPLE_DLY, RSD, 0, 8, RW, (uint32_t)0x0);
2025 
2026 /*
2027  * Bit Field of Register RX_SAMPLE_DLY
2028  *   RSVD_RX_SAMPLE_DLY:
2029  *     BitOffset : 8
2030  *     BitWidth  : 24
2031  *     AccessType: RO
2032  *     ResetValue: (uint32_t)0x0
2033  */
2034 SEDI_RBF_DEFINE(SPI, RX_SAMPLE_DLY, RSVD_RX_SAMPLE_DLY, 8, 24, RO, (uint32_t)0x0);
2035 
2036 /* ********* SPI RSVD ***********
2037  *
2038  * Register of SEDI SPI
2039  *   RSVD: RSVD - Reserved address location
2040  *     AddressOffset  : 0xfc
2041  *     AccessType     : RO
2042  *     WritableBitMask: 0x0
2043  *     ResetValue     : (uint32_t)0x0
2044  */
2045 SEDI_REG_DEFINE(SPI, RSVD, 0xfc, RO, (uint32_t)0x0, (uint32_t)0x0);
2046 
2047 /*
2048  * Bit Field of Register RSVD
2049  *   RSVD:
2050  *     BitOffset : 0
2051  *     BitWidth  : 32
2052  *     AccessType: RO
2053  *     ResetValue: (uint32_t)0x0
2054  */
2055 SEDI_RBF_DEFINE(SPI, RSVD, RSVD, 0, 32, RO, (uint32_t)0x0);
2056 
2057 /*
2058  * Registers' Address Map Structure
2059  */
2060 
2061 typedef struct {
2062 	/* Control Register 0 */
2063 	__IO_RW uint32_t ctrlr0;
2064 
2065 	/* Control Register 1 */
2066 	__IO_RW uint32_t ctrlr1;
2067 
2068 	/* SSI Enable Register */
2069 	__IO_RW uint32_t ssienr;
2070 
2071 	/* Microwire Control Register */
2072 	__IO_RW uint32_t mwcr;
2073 
2074 	/* Slave Enable Register */
2075 	__IO_RW uint32_t ser;
2076 
2077 	/* Baud Rate Select */
2078 	__IO_RW uint32_t baudr;
2079 
2080 	/* Transmit FIFO Threshold Level */
2081 	__IO_RW uint32_t txftlr;
2082 
2083 	/* Receive FIFO Threshold Level */
2084 	__IO_RW uint32_t rxftlr;
2085 
2086 	/* Transmit FIFO Level Register */
2087 	__IO_R uint32_t txflr;
2088 
2089 	/* Receive FIFO Level Register */
2090 	__IO_R uint32_t rxflr;
2091 
2092 	/* Status Register */
2093 	__IO_R uint32_t sr;
2094 
2095 	/* Interrupt Mask Register */
2096 	__IO_RW uint32_t imr;
2097 
2098 	/* Interrupt Status Register */
2099 	__IO_R uint32_t isr;
2100 
2101 	/* Raw Interrupt Status Register */
2102 	__IO_R uint32_t risr;
2103 
2104 	/* Transmit FIFO Overflow Interrupt Clear Register */
2105 	__IO_R uint32_t txoicr;
2106 
2107 	/* Receive FIFO Overflow Interrupt Clear Register */
2108 	__IO_R uint32_t rxoicr;
2109 
2110 	/* Receive FIFO Underflow Interrupt Clear Register */
2111 	__IO_R uint32_t rxuicr;
2112 
2113 	/* Multi-Master Interrupt Clear Register */
2114 	__IO_R uint32_t msticr;
2115 
2116 	/* Interrupt Clear Register */
2117 	__IO_R uint32_t icr;
2118 
2119 	/* DMA Control Register */
2120 	__IO_RW uint32_t dmacr;
2121 
2122 	/* DMA Transmit Data Level */
2123 	__IO_RW uint32_t dmatdlr;
2124 
2125 	/* DMA Receive Data Level */
2126 	__IO_RW uint32_t dmardlr;
2127 
2128 	/* Identification Register */
2129 	__IO_R uint32_t idr;
2130 
2131 	/* coreKit version ID Register */
2132 	__IO_R uint32_t ssi_version_id;
2133 
2134 	/* Data Register x */
2135 	__IO_RW uint32_t dr0;
2136 
2137 	/* Data Register x */
2138 	__IO_RW uint32_t dr1;
2139 
2140 	/* Data Register x */
2141 	__IO_RW uint32_t dr2;
2142 
2143 	/* Data Register x */
2144 	__IO_RW uint32_t dr3;
2145 
2146 	/* Data Register x */
2147 	__IO_RW uint32_t dr4;
2148 
2149 	/* Data Register x */
2150 	__IO_RW uint32_t dr5;
2151 
2152 	/* Data Register x */
2153 	__IO_RW uint32_t dr6;
2154 
2155 	/* Data Register x */
2156 	__IO_RW uint32_t dr7;
2157 
2158 	/* Data Register x */
2159 	__IO_RW uint32_t dr8;
2160 
2161 	/* Data Register x */
2162 	__IO_RW uint32_t dr9;
2163 
2164 	/* Data Register x */
2165 	__IO_RW uint32_t dr10;
2166 
2167 	/* Data Register x */
2168 	__IO_RW uint32_t dr11;
2169 
2170 	/* Data Register x */
2171 	__IO_RW uint32_t dr12;
2172 
2173 	/* Data Register x */
2174 	__IO_RW uint32_t dr13;
2175 
2176 	/* Data Register x */
2177 	__IO_RW uint32_t dr14;
2178 
2179 	/* Data Register x */
2180 	__IO_RW uint32_t dr15;
2181 
2182 	/* Data Register x */
2183 	__IO_RW uint32_t dr16;
2184 
2185 	/* Data Register x */
2186 	__IO_RW uint32_t dr17;
2187 
2188 	/* Data Register x */
2189 	__IO_RW uint32_t dr18;
2190 
2191 	/* Data Register x */
2192 	__IO_RW uint32_t dr19;
2193 
2194 	/* Data Register x */
2195 	__IO_RW uint32_t dr20;
2196 
2197 	/* Data Register x */
2198 	__IO_RW uint32_t dr21;
2199 
2200 	/* Data Register x */
2201 	__IO_RW uint32_t dr22;
2202 
2203 	/* Data Register x */
2204 	__IO_RW uint32_t dr23;
2205 
2206 	/* Data Register x */
2207 	__IO_RW uint32_t dr24;
2208 
2209 	/* Data Register x */
2210 	__IO_RW uint32_t dr25;
2211 
2212 	/* Data Register x */
2213 	__IO_RW uint32_t dr26;
2214 
2215 	/* Data Register x */
2216 	__IO_RW uint32_t dr27;
2217 
2218 	/* Data Register x */
2219 	__IO_RW uint32_t dr28;
2220 
2221 	/* Data Register x */
2222 	__IO_RW uint32_t dr29;
2223 
2224 	/* Data Register x */
2225 	__IO_RW uint32_t dr30;
2226 
2227 	/* Data Register x */
2228 	__IO_RW uint32_t dr31;
2229 
2230 	/* Data Register x */
2231 	__IO_RW uint32_t dr32;
2232 
2233 	/* Data Register x */
2234 	__IO_RW uint32_t dr33;
2235 
2236 	/* Data Register x */
2237 	__IO_RW uint32_t dr34;
2238 
2239 	/* Data Register x */
2240 	__IO_RW uint32_t dr35;
2241 
2242 	/* RX Sample Delay Register */
2243 	__IO_RW uint32_t rx_sample_dly;
2244 
2245 	/* Reserved */
2246 	__IO_RW uint32_t reserved0[2];
2247 
2248 	/* RSVD - Reserved address location */
2249 	__IO_R uint32_t rsvd;
2250 
2251 } sedi_spi_regs_t;
2252 
2253 
2254 #endif /* _SEDI_SPI_REGS_H_ */
2255