1 // =========================================================================== 2 // This file is autogenerated, please DO NOT modify! 3 // 4 // Generated on 2024-05-23 12:09:02 5 // by user: developer 6 // on machine: swtools 7 // CWD: /home/developer/.conan/data/loki-lrf/8.11.00.04/library-lprf/eng/build/0c46501566d33cb4afdce9818f8c3e61ffe04c9a/build/lrfbledig/iar/rfe/common 8 // Commandline: /home/developer/.conan/data/loki-lrf/8.11.00.04/library-lprf/eng/build/0c46501566d33cb4afdce9818f8c3e61ffe04c9a/lrfbledig/../tools/topsm/regtxtconv.pl -x /home/developer/.conan/data/f65lokilrfbledig/1.3.19-1/library-lprf/eng/package/5ab84d6acfe1f23c4fae0ab88f26e3a396351ac9/source/ti.com_LOKI_LRFBLEDIG_1.0.xml -f acr --devices CC2340R5:B (2.0) /home/developer/.conan/data/loki-lrf/8.11.00.04/library-lprf/eng/build/0c46501566d33cb4afdce9818f8c3e61ffe04c9a/lrfbledig/rfe/common/doc/rfe_common_ram_regs.txt 9 // C&P friendly: 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/home/developer/.conan/data/loki-lrf/8.11.00.04/library-lprf/eng/build/0c46501566d33cb4afdce9818f8c3e61ffe04c9a/lrfbledig/rfe/common/doc/rfe_common_ram_regs.txt 18 // rcs-info: (file not managed or unknown revision control system) 19 // git-hash: d6fcb11658d75207ef1e20e66c8f03c3d5bf2cfe 20 // 21 // =========================================================================== 22 23 24 #ifndef __RFE_COMMON_RAM_REGS_H 25 #define __RFE_COMMON_RAM_REGS_H 26 27 //****************************************************************************** 28 // REGISTER OFFSETS 29 //****************************************************************************** 30 // RFE Synth Controls 31 #define RFE_COMMON_RAM_O_SYNTHCTL 0x00000804U 32 33 // TDC Calibration 0 34 #define RFE_COMMON_RAM_O_TDCCAL0 0x00000806U 35 36 // TDC Calibration 1 37 #define RFE_COMMON_RAM_O_TDCCAL1 0x00000808U 38 39 // TDC Calibration 2 40 #define RFE_COMMON_RAM_O_TDCCAL2 0x0000080AU 41 42 // TDC Stop Time PLL Configuration 43 #define RFE_COMMON_RAM_O_TDCPLL 0x0000080CU 44 45 // Derived Constant For KDCO Gain Estimation 46 #define RFE_COMMON_RAM_O_K1LSB 0x0000080EU 47 48 // Derived Constant For KDCO Gain Estimation 49 #define RFE_COMMON_RAM_O_K1MSB 0x00000810U 50 51 // Derived Constant Used to Calculate Pre-Lock Loop Filter Ki 52 #define RFE_COMMON_RAM_O_K2BL 0x00000812U 53 54 // Derived Constant Used to Calculate Post-Lock Loop Filter Ki 55 #define RFE_COMMON_RAM_O_K2AL 0x00000814U 56 57 // Derived Constant Used to Calculate Pre-Lock Loop Filter Kp 58 #define RFE_COMMON_RAM_O_K3BL 0x00000816U 59 60 // Derived Constant Used to Calculate Post-Lock Loop Filter Kp 61 #define RFE_COMMON_RAM_O_K3AL 0x00000818U 62 63 // Derived Constant Used to Calculate DTX Gain 64 #define RFE_COMMON_RAM_O_K5 0x0000081AU 65 66 // Receive Intermediate Frequency 67 #define RFE_COMMON_RAM_O_RXIF 0x0000081CU 68 69 // Transmit Intermediate Frequency 70 #define RFE_COMMON_RAM_O_TXIF 0x0000081EU 71 72 // RTRIM Offset 73 #define RFE_COMMON_RAM_O_RTRIMOFF 0x00000820U 74 75 // Minimum RTRIM Value 76 #define RFE_COMMON_RAM_O_RTRIMMIN 0x00000822U 77 78 // Divider Initial Control 79 #define RFE_COMMON_RAM_O_DIVI 0x00000824U 80 81 // Divider Final Control 82 #define RFE_COMMON_RAM_O_DIVF 0x00000826U 83 84 // Divider LDO Initial Control 85 #define RFE_COMMON_RAM_O_DIVLDOI 0x00000828U 86 87 // Divider LDO Final Control 88 #define RFE_COMMON_RAM_O_DIVLDOF 0x0000082AU 89 90 // 91 #define RFE_COMMON_RAM_O_DIVLDOIOFF 0x0000082CU 92 93 // ALO Power Up LDO Settling Time 94 #define RFE_COMMON_RAM_O_LDOSETTLE 0x0000082EU 95 96 // Charge Injection Settling Time 97 #define RFE_COMMON_RAM_O_CHRGSETTLE 0x00000830U 98 99 // DCOLDO Settling Time 100 #define RFE_COMMON_RAM_O_DCOSETTLE 0x00000832U 101 102 // 103 #define RFE_COMMON_RAM_O_IFAMPRFLDOTX 0x00000834U 104 105 // 106 #define RFE_COMMON_RAM_O_IFAMPRFLDODEFAULT 0x00000836U 107 108 // Loop Filter Pre-Lock Ki 109 #define RFE_COMMON_RAM_O_LFKIBL 0x00000838U 110 111 // Loop Filter Pre-Lock Kp 112 #define RFE_COMMON_RAM_O_LFKPBL 0x0000083AU 113 114 // Estimated 2^24/(KDCO) 115 #define RFE_COMMON_RAM_O_IKT 0x0000083CU 116 117 // Phy specific RSSI offset 118 #define RFE_COMMON_RAM_O_PHYRSSIOFFSET 0x0000083EU 119 120 // Shadow register for SPARE0 121 #define RFE_COMMON_RAM_O_SPARE0SHADOW 0x00000840U 122 123 // Shadow register for SPARE1 124 #define RFE_COMMON_RAM_O_SPARE1SHADOW 0x00000842U 125 126 // AGC type information 127 #define RFE_COMMON_RAM_O_AGCINFO 0x00000844U 128 129 //****************************************************************************** 130 // Register: SYNTHCTL 131 //****************************************************************************** 132 // Field: [7:7] chrgfilt 133 // 134 // Control dynamic control of CHRGFILT 135 #define RFE_COMMON_RAM_SYNTHCTL_CHRGFILT 0x0080U 136 #define RFE_COMMON_RAM_SYNTHCTL_CHRGFILT_M 0x0080U 137 #define RFE_COMMON_RAM_SYNTHCTL_CHRGFILT_S 7U 138 139 // Field: [6:6] vrefbp 140 // 141 // Control dynamic control of VREFBYPASS 142 #define RFE_COMMON_RAM_SYNTHCTL_VREFBP 0x0040U 143 #define RFE_COMMON_RAM_SYNTHCTL_VREFBP_M 0x0040U 144 #define RFE_COMMON_RAM_SYNTHCTL_VREFBP_S 6U 145 146 // Field: [5:5] txwaitmod 147 // 148 // Wait for modem or not when starting TX 149 #define RFE_COMMON_RAM_SYNTHCTL_TXWAITMOD 0x0020U 150 #define RFE_COMMON_RAM_SYNTHCTL_TXWAITMOD_M 0x0020U 151 #define RFE_COMMON_RAM_SYNTHCTL_TXWAITMOD_S 5U 152 153 // Field: [4:4] phedisc 154 // 155 // Phase Error Discard Control For TX and RX 156 #define RFE_COMMON_RAM_SYNTHCTL_PHEDISC 0x0010U 157 #define RFE_COMMON_RAM_SYNTHCTL_PHEDISC_M 0x0010U 158 #define RFE_COMMON_RAM_SYNTHCTL_PHEDISC_S 4U 159 #define RFE_COMMON_RAM_SYNTHCTL_PHEDISC_DIS 0x0000U 160 #define RFE_COMMON_RAM_SYNTHCTL_PHEDISC_EN 0x0010U 161 162 // Field: [3:3] rtrimtst 163 // 164 // DCO Amplitude Trimming Mode 165 #define RFE_COMMON_RAM_SYNTHCTL_RTRIMTST 0x0008U 166 #define RFE_COMMON_RAM_SYNTHCTL_RTRIMTST_M 0x0008U 167 #define RFE_COMMON_RAM_SYNTHCTL_RTRIMTST_S 3U 168 #define RFE_COMMON_RAM_SYNTHCTL_RTRIMTST_DIS 0x0000U 169 #define RFE_COMMON_RAM_SYNTHCTL_RTRIMTST_EN 0x0008U 170 171 // Field: [2:2] iir 172 // 173 // Post-lock IIR Filter Control 174 #define RFE_COMMON_RAM_SYNTHCTL_IIR 0x0004U 175 #define RFE_COMMON_RAM_SYNTHCTL_IIR_M 0x0004U 176 #define RFE_COMMON_RAM_SYNTHCTL_IIR_S 2U 177 #define RFE_COMMON_RAM_SYNTHCTL_IIR_DIS 0x0000U 178 #define RFE_COMMON_RAM_SYNTHCTL_IIR_EN 0x0004U 179 180 // Field: [1:1] refdthr 181 // 182 // Post-lock Reference Dithering Control 183 #define RFE_COMMON_RAM_SYNTHCTL_REFDTHR 0x0002U 184 #define RFE_COMMON_RAM_SYNTHCTL_REFDTHR_M 0x0002U 185 #define RFE_COMMON_RAM_SYNTHCTL_REFDTHR_S 1U 186 #define RFE_COMMON_RAM_SYNTHCTL_REFDTHR_DIS 0x0000U 187 #define RFE_COMMON_RAM_SYNTHCTL_REFDTHR_EN 0x0002U 188 189 // Field: [0:0] fcdem 190 // 191 // TX Finecode DEM Control 192 #define RFE_COMMON_RAM_SYNTHCTL_FCDEM 0x0001U 193 #define RFE_COMMON_RAM_SYNTHCTL_FCDEM_M 0x0001U 194 #define RFE_COMMON_RAM_SYNTHCTL_FCDEM_S 0U 195 #define RFE_COMMON_RAM_SYNTHCTL_FCDEM_DIS 0x0000U 196 #define RFE_COMMON_RAM_SYNTHCTL_FCDEM_EN 0x0001U 197 198 //****************************************************************************** 199 // Register: TDCCAL0 200 //****************************************************************************** 201 // Field: [10:8] stop 202 // 203 // Stop configuration value. When CFG.RTRIMTST = 1, this field shall be copied into TDCPLL.STOP (RCL-L/TFW). 204 #define RFE_COMMON_RAM_TDCCAL0_STOP_W 3U 205 #define RFE_COMMON_RAM_TDCCAL0_STOP_M 0x0700U 206 #define RFE_COMMON_RAM_TDCCAL0_STOP_S 8U 207 208 //****************************************************************************** 209 // Register: TDCCAL1 210 //****************************************************************************** 211 // Field: [7:0] sub 212 // 213 // Offset to subtract from TDC data during TDC gain calibration. 214 #define RFE_COMMON_RAM_TDCCAL1_SUB_W 8U 215 #define RFE_COMMON_RAM_TDCCAL1_SUB_M 0x00FFU 216 #define RFE_COMMON_RAM_TDCCAL1_SUB_S 0U 217 218 //****************************************************************************** 219 // Register: TDCCAL2 220 //****************************************************************************** 221 // Field: [5:0] avg 222 // 223 // Averaging constant, AVG = 2^CAL0.TDCAVG * (TDCCAL0.STOP+1). 224 #define RFE_COMMON_RAM_TDCCAL2_AVG_W 6U 225 #define RFE_COMMON_RAM_TDCCAL2_AVG_M 0x003FU 226 #define RFE_COMMON_RAM_TDCCAL2_AVG_S 0U 227 228 //****************************************************************************** 229 // Register: TDCPLL 230 //****************************************************************************** 231 // Field: [10:8] stop 232 // 233 // Stop configuration value. 234 #define RFE_COMMON_RAM_TDCPLL_STOP_W 3U 235 #define RFE_COMMON_RAM_TDCPLL_STOP_M 0x0700U 236 #define RFE_COMMON_RAM_TDCPLL_STOP_S 8U 237 238 //****************************************************************************** 239 // Register: K1LSB 240 //****************************************************************************** 241 // Field: [15:0] val 242 // 243 // LSB value. 244 #define RFE_COMMON_RAM_K1LSB_VAL_W 16U 245 #define RFE_COMMON_RAM_K1LSB_VAL_M 0xFFFFU 246 #define RFE_COMMON_RAM_K1LSB_VAL_S 0U 247 248 //****************************************************************************** 249 // Register: K1MSB 250 //****************************************************************************** 251 // Field: [15:0] val 252 // 253 // MSB value. 254 #define RFE_COMMON_RAM_K1MSB_VAL_W 16U 255 #define RFE_COMMON_RAM_K1MSB_VAL_M 0xFFFFU 256 #define RFE_COMMON_RAM_K1MSB_VAL_S 0U 257 258 //****************************************************************************** 259 // Register: K2BL 260 //****************************************************************************** 261 // Field: [15:15] hpm 262 // 263 // High Precision Mode 264 #define RFE_COMMON_RAM_K2BL_HPM 0x8000U 265 #define RFE_COMMON_RAM_K2BL_HPM_M 0x8000U 266 #define RFE_COMMON_RAM_K2BL_HPM_S 15U 267 268 // Field: [14:0] val 269 // 270 // Value 271 #define RFE_COMMON_RAM_K2BL_VAL_W 15U 272 #define RFE_COMMON_RAM_K2BL_VAL_M 0x7FFFU 273 #define RFE_COMMON_RAM_K2BL_VAL_S 0U 274 275 //****************************************************************************** 276 // Register: K2AL 277 //****************************************************************************** 278 // Field: [15:15] hpm 279 // 280 // High Precision Mode 281 #define RFE_COMMON_RAM_K2AL_HPM 0x8000U 282 #define RFE_COMMON_RAM_K2AL_HPM_M 0x8000U 283 #define RFE_COMMON_RAM_K2AL_HPM_S 15U 284 285 // Field: [14:0] val 286 // 287 // Value 288 #define RFE_COMMON_RAM_K2AL_VAL_W 15U 289 #define RFE_COMMON_RAM_K2AL_VAL_M 0x7FFFU 290 #define RFE_COMMON_RAM_K2AL_VAL_S 0U 291 292 //****************************************************************************** 293 // Register: K3BL 294 //****************************************************************************** 295 // Field: [15:0] val 296 // 297 // Value 298 #define RFE_COMMON_RAM_K3BL_VAL_W 16U 299 #define RFE_COMMON_RAM_K3BL_VAL_M 0xFFFFU 300 #define RFE_COMMON_RAM_K3BL_VAL_S 0U 301 302 //****************************************************************************** 303 // Register: K3AL 304 //****************************************************************************** 305 // Field: [15:0] val 306 // 307 // Value 308 #define RFE_COMMON_RAM_K3AL_VAL_W 16U 309 #define RFE_COMMON_RAM_K3AL_VAL_M 0xFFFFU 310 #define RFE_COMMON_RAM_K3AL_VAL_S 0U 311 312 //****************************************************************************** 313 // Register: K5 314 //****************************************************************************** 315 // Field: [15:0] val 316 // 317 // Value 318 #define RFE_COMMON_RAM_K5_VAL_W 16U 319 #define RFE_COMMON_RAM_K5_VAL_M 0xFFFFU 320 #define RFE_COMMON_RAM_K5_VAL_S 0U 321 322 //****************************************************************************** 323 // Register: RXIF 324 //****************************************************************************** 325 // Field: [11:0] foff 326 // 327 // Signed frequency offset. 328 #define RFE_COMMON_RAM_RXIF_FOFF_W 12U 329 #define RFE_COMMON_RAM_RXIF_FOFF_M 0x0FFFU 330 #define RFE_COMMON_RAM_RXIF_FOFF_S 0U 331 332 //****************************************************************************** 333 // Register: TXIF 334 //****************************************************************************** 335 // Field: [11:0] foff 336 // 337 // Signed frequency offset. 338 #define RFE_COMMON_RAM_TXIF_FOFF_W 12U 339 #define RFE_COMMON_RAM_TXIF_FOFF_M 0x0FFFU 340 #define RFE_COMMON_RAM_TXIF_FOFF_S 0U 341 342 //****************************************************************************** 343 // Register: RTRIMOFF 344 //****************************************************************************** 345 // Field: [3:0] val 346 // 347 // Unsigned offset to be added to possibly temperature compensated RTRIM from FCFG. 348 #define RFE_COMMON_RAM_RTRIMOFF_VAL_W 4U 349 #define RFE_COMMON_RAM_RTRIMOFF_VAL_M 0x000FU 350 #define RFE_COMMON_RAM_RTRIMOFF_VAL_S 0U 351 352 //****************************************************************************** 353 // Register: RTRIMMIN 354 //****************************************************************************** 355 // Field: [3:0] val 356 // 357 // Possibly temperature compensated RTRIM from FCFG adjusted by RTRIMOFF.VAL must be at least this value. 358 #define RFE_COMMON_RAM_RTRIMMIN_VAL_W 4U 359 #define RFE_COMMON_RAM_RTRIMMIN_VAL_M 0x000FU 360 #define RFE_COMMON_RAM_RTRIMMIN_VAL_S 0U 361 362 //****************************************************************************** 363 // Register: DIVI 364 //****************************************************************************** 365 // Field: [15:15] pdet 366 // 367 // Peak Detector Mode 368 #define RFE_COMMON_RAM_DIVI_PDET 0x8000U 369 #define RFE_COMMON_RAM_DIVI_PDET_M 0x8000U 370 #define RFE_COMMON_RAM_DIVI_PDET_S 15U 371 372 // Field: [14:12] nmireftrim 373 // 374 // NMOS Bias Voltage Trim 375 #define RFE_COMMON_RAM_DIVI_NMIREFTRIM_W 3U 376 #define RFE_COMMON_RAM_DIVI_NMIREFTRIM_M 0x7000U 377 #define RFE_COMMON_RAM_DIVI_NMIREFTRIM_S 12U 378 379 // Field: [11:9] pmireftrim 380 // 381 // PMOS Bias Voltage Trim 382 #define RFE_COMMON_RAM_DIVI_PMIREFTRIM_W 3U 383 #define RFE_COMMON_RAM_DIVI_PMIREFTRIM_M 0x0E00U 384 #define RFE_COMMON_RAM_DIVI_PMIREFTRIM_S 9U 385 386 // Field: [8:8] txboost 387 // 388 // TX Buffer Boost 389 #define RFE_COMMON_RAM_DIVI_TXBOOST 0x0100U 390 #define RFE_COMMON_RAM_DIVI_TXBOOST_M 0x0100U 391 #define RFE_COMMON_RAM_DIVI_TXBOOST_S 8U 392 #define RFE_COMMON_RAM_DIVI_TXBOOST_DEFAULT 0x0000U 393 #define RFE_COMMON_RAM_DIVI_TXBOOST_INCREASED 0x0100U 394 395 // Field: [7:7] s1gfrc 396 // 397 // S1G Power Switch Force 398 #define RFE_COMMON_RAM_DIVI_S1GFRC 0x0080U 399 #define RFE_COMMON_RAM_DIVI_S1GFRC_M 0x0080U 400 #define RFE_COMMON_RAM_DIVI_S1GFRC_S 7U 401 #define RFE_COMMON_RAM_DIVI_S1GFRC_DIS 0x0000U 402 #define RFE_COMMON_RAM_DIVI_S1GFRC_EN 0x0080U 403 404 // Field: [6:5] bufgain 405 // 406 // Not connected or used in LRF 407 #define RFE_COMMON_RAM_DIVI_BUFGAIN_W 2U 408 #define RFE_COMMON_RAM_DIVI_BUFGAIN_M 0x0060U 409 #define RFE_COMMON_RAM_DIVI_BUFGAIN_S 5U 410 411 // Field: [4:4] bias 412 // 413 // Not connected or used in LRF 414 #define RFE_COMMON_RAM_DIVI_BIAS 0x0010U 415 #define RFE_COMMON_RAM_DIVI_BIAS_M 0x0010U 416 #define RFE_COMMON_RAM_DIVI_BIAS_S 4U 417 418 // Field: [3:3] out 419 // 420 // Divider Output 421 #define RFE_COMMON_RAM_DIVI_OUT 0x0008U 422 #define RFE_COMMON_RAM_DIVI_OUT_M 0x0008U 423 #define RFE_COMMON_RAM_DIVI_OUT_S 3U 424 #define RFE_COMMON_RAM_DIVI_OUT_FE_S1G 0x0000U 425 #define RFE_COMMON_RAM_DIVI_OUT_FE_2G4 0x0008U 426 427 // Field: [2:0] ratio 428 // 429 // Divider Ratio 430 #define RFE_COMMON_RAM_DIVI_RATIO_W 3U 431 #define RFE_COMMON_RAM_DIVI_RATIO_M 0x0007U 432 #define RFE_COMMON_RAM_DIVI_RATIO_S 0U 433 434 //****************************************************************************** 435 // Register: DIVF 436 //****************************************************************************** 437 // Field: [15:15] pdet 438 // 439 // Peak Detector Mode 440 #define RFE_COMMON_RAM_DIVF_PDET 0x8000U 441 #define RFE_COMMON_RAM_DIVF_PDET_M 0x8000U 442 #define RFE_COMMON_RAM_DIVF_PDET_S 15U 443 444 // Field: [14:12] nmireftrim 445 // 446 // NMOS Bias Voltage Trim 447 #define RFE_COMMON_RAM_DIVF_NMIREFTRIM_W 3U 448 #define RFE_COMMON_RAM_DIVF_NMIREFTRIM_M 0x7000U 449 #define RFE_COMMON_RAM_DIVF_NMIREFTRIM_S 12U 450 451 // Field: [11:9] pmireftrim 452 // 453 // PMOS Bias Voltage Trim 454 #define RFE_COMMON_RAM_DIVF_PMIREFTRIM_W 3U 455 #define RFE_COMMON_RAM_DIVF_PMIREFTRIM_M 0x0E00U 456 #define RFE_COMMON_RAM_DIVF_PMIREFTRIM_S 9U 457 458 // Field: [8:8] txboost 459 // 460 // TX Buffer Boost 461 #define RFE_COMMON_RAM_DIVF_TXBOOST 0x0100U 462 #define RFE_COMMON_RAM_DIVF_TXBOOST_M 0x0100U 463 #define RFE_COMMON_RAM_DIVF_TXBOOST_S 8U 464 #define RFE_COMMON_RAM_DIVF_TXBOOST_DEFAULT 0x0000U 465 #define RFE_COMMON_RAM_DIVF_TXBOOST_INCREASED 0x0100U 466 467 // Field: [7:7] s1gfrc 468 // 469 // S1G Power Switch Force 470 #define RFE_COMMON_RAM_DIVF_S1GFRC 0x0080U 471 #define RFE_COMMON_RAM_DIVF_S1GFRC_M 0x0080U 472 #define RFE_COMMON_RAM_DIVF_S1GFRC_S 7U 473 #define RFE_COMMON_RAM_DIVF_S1GFRC_DIS 0x0000U 474 #define RFE_COMMON_RAM_DIVF_S1GFRC_EN 0x0080U 475 476 // Field: [6:5] bufgain 477 // 478 // Not connected or used in LRF 479 #define RFE_COMMON_RAM_DIVF_BUFGAIN_W 2U 480 #define RFE_COMMON_RAM_DIVF_BUFGAIN_M 0x0060U 481 #define RFE_COMMON_RAM_DIVF_BUFGAIN_S 5U 482 483 // Field: [4:4] bias 484 // 485 // Not connected or used in LRF 486 #define RFE_COMMON_RAM_DIVF_BIAS 0x0010U 487 #define RFE_COMMON_RAM_DIVF_BIAS_M 0x0010U 488 #define RFE_COMMON_RAM_DIVF_BIAS_S 4U 489 490 // Field: [3:3] out 491 // 492 // Divider Output 493 #define RFE_COMMON_RAM_DIVF_OUT 0x0008U 494 #define RFE_COMMON_RAM_DIVF_OUT_M 0x0008U 495 #define RFE_COMMON_RAM_DIVF_OUT_S 3U 496 #define RFE_COMMON_RAM_DIVF_OUT_FE_S1G 0x0000U 497 #define RFE_COMMON_RAM_DIVF_OUT_FE_2G4 0x0008U 498 499 // Field: [2:0] ratio 500 // 501 // Divider Ratio 502 #define RFE_COMMON_RAM_DIVF_RATIO_W 3U 503 #define RFE_COMMON_RAM_DIVF_RATIO_M 0x0007U 504 #define RFE_COMMON_RAM_DIVF_RATIO_S 0U 505 506 //****************************************************************************** 507 // Register: DIVLDOI 508 //****************************************************************************** 509 // Field: [15:15] itest 510 // 511 // ITEST Control 512 #define RFE_COMMON_RAM_DIVLDOI_ITEST 0x8000U 513 #define RFE_COMMON_RAM_DIVLDOI_ITEST_M 0x8000U 514 #define RFE_COMMON_RAM_DIVLDOI_ITEST_S 15U 515 516 // Field: [14:8] vouttrim 517 // 518 // VOUT Trim Code 519 #define RFE_COMMON_RAM_DIVLDOI_VOUTTRIM_W 7U 520 #define RFE_COMMON_RAM_DIVLDOI_VOUTTRIM_M 0x7F00U 521 #define RFE_COMMON_RAM_DIVLDOI_VOUTTRIM_S 8U 522 523 // Field: [7:7] itst 524 // 525 // ITEST Buffer Block Enable(Not Connected) 526 #define RFE_COMMON_RAM_DIVLDOI_ITST 0x0080U 527 #define RFE_COMMON_RAM_DIVLDOI_ITST_M 0x0080U 528 #define RFE_COMMON_RAM_DIVLDOI_ITST_S 7U 529 530 // Field: [6:4] tmux 531 // 532 // TMUX control bits 533 #define RFE_COMMON_RAM_DIVLDOI_TMUX_W 3U 534 #define RFE_COMMON_RAM_DIVLDOI_TMUX_M 0x0070U 535 #define RFE_COMMON_RAM_DIVLDOI_TMUX_S 4U 536 #define RFE_COMMON_RAM_DIVLDOI_TMUX_OFF 0x0000U 537 #define RFE_COMMON_RAM_DIVLDOI_TMUX_GND 0x0010U 538 539 // Field: [2:2] mode 540 // 541 // High BW Operation 542 #define RFE_COMMON_RAM_DIVLDOI_MODE 0x0004U 543 #define RFE_COMMON_RAM_DIVLDOI_MODE_M 0x0004U 544 #define RFE_COMMON_RAM_DIVLDOI_MODE_S 2U 545 #define RFE_COMMON_RAM_DIVLDOI_MODE_NORM 0x0000U 546 #define RFE_COMMON_RAM_DIVLDOI_MODE_FAST 0x0004U 547 548 // Field: [1:1] bypass 549 // 550 // Regulator Bypass 551 #define RFE_COMMON_RAM_DIVLDOI_BYPASS 0x0002U 552 #define RFE_COMMON_RAM_DIVLDOI_BYPASS_M 0x0002U 553 #define RFE_COMMON_RAM_DIVLDOI_BYPASS_S 1U 554 #define RFE_COMMON_RAM_DIVLDOI_BYPASS_DIS 0x0000U 555 #define RFE_COMMON_RAM_DIVLDOI_BYPASS_EN 0x0002U 556 557 // Field: [0:0] ctl 558 // 559 // Regulator Control 560 #define RFE_COMMON_RAM_DIVLDOI_CTL 0x0001U 561 #define RFE_COMMON_RAM_DIVLDOI_CTL_M 0x0001U 562 #define RFE_COMMON_RAM_DIVLDOI_CTL_S 0U 563 #define RFE_COMMON_RAM_DIVLDOI_CTL_DIS 0x0000U 564 #define RFE_COMMON_RAM_DIVLDOI_CTL_EN 0x0001U 565 566 //****************************************************************************** 567 // Register: DIVLDOF 568 //****************************************************************************** 569 // Field: [15:15] itest 570 // 571 // ITEST Control 572 #define RFE_COMMON_RAM_DIVLDOF_ITEST 0x8000U 573 #define RFE_COMMON_RAM_DIVLDOF_ITEST_M 0x8000U 574 #define RFE_COMMON_RAM_DIVLDOF_ITEST_S 15U 575 576 // Field: [14:8] vouttrim 577 // 578 // VOUT Trim Code 579 #define RFE_COMMON_RAM_DIVLDOF_VOUTTRIM_W 7U 580 #define RFE_COMMON_RAM_DIVLDOF_VOUTTRIM_M 0x7F00U 581 #define RFE_COMMON_RAM_DIVLDOF_VOUTTRIM_S 8U 582 583 // Field: [7:7] itst 584 // 585 // ITEST Buffer Block Enable(Not Connected) 586 #define RFE_COMMON_RAM_DIVLDOF_ITST 0x0080U 587 #define RFE_COMMON_RAM_DIVLDOF_ITST_M 0x0080U 588 #define RFE_COMMON_RAM_DIVLDOF_ITST_S 7U 589 590 // Field: [6:4] tmux 591 // 592 // TMUX control bits 593 #define RFE_COMMON_RAM_DIVLDOF_TMUX_W 3U 594 #define RFE_COMMON_RAM_DIVLDOF_TMUX_M 0x0070U 595 #define RFE_COMMON_RAM_DIVLDOF_TMUX_S 4U 596 #define RFE_COMMON_RAM_DIVLDOF_TMUX_OFF 0x0000U 597 #define RFE_COMMON_RAM_DIVLDOF_TMUX_GND 0x0010U 598 599 // Field: [2:2] mode 600 // 601 // High BW Operation 602 #define RFE_COMMON_RAM_DIVLDOF_MODE 0x0004U 603 #define RFE_COMMON_RAM_DIVLDOF_MODE_M 0x0004U 604 #define RFE_COMMON_RAM_DIVLDOF_MODE_S 2U 605 #define RFE_COMMON_RAM_DIVLDOF_MODE_NORM 0x0000U 606 #define RFE_COMMON_RAM_DIVLDOF_MODE_FAST 0x0004U 607 608 // Field: [1:1] bypass 609 // 610 // Regulator Bypass 611 #define RFE_COMMON_RAM_DIVLDOF_BYPASS 0x0002U 612 #define RFE_COMMON_RAM_DIVLDOF_BYPASS_M 0x0002U 613 #define RFE_COMMON_RAM_DIVLDOF_BYPASS_S 1U 614 #define RFE_COMMON_RAM_DIVLDOF_BYPASS_DIS 0x0000U 615 #define RFE_COMMON_RAM_DIVLDOF_BYPASS_EN 0x0002U 616 617 // Field: [0:0] ctl 618 // 619 // Regulator Control 620 #define RFE_COMMON_RAM_DIVLDOF_CTL 0x0001U 621 #define RFE_COMMON_RAM_DIVLDOF_CTL_M 0x0001U 622 #define RFE_COMMON_RAM_DIVLDOF_CTL_S 0U 623 #define RFE_COMMON_RAM_DIVLDOF_CTL_DIS 0x0000U 624 #define RFE_COMMON_RAM_DIVLDOF_CTL_EN 0x0001U 625 626 //****************************************************************************** 627 // Register: DIVLDOIOFF 628 //****************************************************************************** 629 // Field: [6:0] val 630 // 631 // Offset that RCL uses to adjust DIVLDOI.VOUTTRIM during startup. 632 #define RFE_COMMON_RAM_DIVLDOIOFF_VAL_W 7U 633 #define RFE_COMMON_RAM_DIVLDOIOFF_VAL_M 0x007FU 634 #define RFE_COMMON_RAM_DIVLDOIOFF_VAL_S 0U 635 636 //****************************************************************************** 637 // Register: LDOSETTLE 638 //****************************************************************************** 639 // Field: [9:0] val 640 // 641 // Value. Delay = (VAL+1)/24 (us). 642 #define RFE_COMMON_RAM_LDOSETTLE_VAL_W 10U 643 #define RFE_COMMON_RAM_LDOSETTLE_VAL_M 0x03FFU 644 #define RFE_COMMON_RAM_LDOSETTLE_VAL_S 0U 645 646 //****************************************************************************** 647 // Register: CHRGSETTLE 648 //****************************************************************************** 649 // Field: [9:0] val 650 // 651 // Value. Delay = (VAL+1)/24 (us). 652 #define RFE_COMMON_RAM_CHRGSETTLE_VAL_W 10U 653 #define RFE_COMMON_RAM_CHRGSETTLE_VAL_M 0x03FFU 654 #define RFE_COMMON_RAM_CHRGSETTLE_VAL_S 0U 655 656 //****************************************************************************** 657 // Register: DCOSETTLE 658 //****************************************************************************** 659 // Field: [9:0] val 660 // 661 // Value. Delay = 1.5 (us) + (VAL+1)/24 (us). Minimum value shall be 5. 662 #define RFE_COMMON_RAM_DCOSETTLE_VAL_W 10U 663 #define RFE_COMMON_RAM_DCOSETTLE_VAL_M 0x03FFU 664 #define RFE_COMMON_RAM_DCOSETTLE_VAL_S 0U 665 666 //****************************************************************************** 667 // Register: IFAMPRFLDOTX 668 //****************************************************************************** 669 // Field: [15:9] trim 670 // 671 // Value to use in TX except low output power 672 #define RFE_COMMON_RAM_IFAMPRFLDOTX_TRIM_W 7U 673 #define RFE_COMMON_RAM_IFAMPRFLDOTX_TRIM_M 0xFE00U 674 #define RFE_COMMON_RAM_IFAMPRFLDOTX_TRIM_S 9U 675 676 //****************************************************************************** 677 // Register: IFAMPRFLDODEFAULT 678 //****************************************************************************** 679 // Field: [15:9] trim 680 // 681 // Production trim value 682 #define RFE_COMMON_RAM_IFAMPRFLDODEFAULT_TRIM_W 7U 683 #define RFE_COMMON_RAM_IFAMPRFLDODEFAULT_TRIM_M 0xFE00U 684 #define RFE_COMMON_RAM_IFAMPRFLDODEFAULT_TRIM_S 9U 685 686 //****************************************************************************** 687 // Register: LFKIBL 688 //****************************************************************************** 689 // Field: [12:12] hpm 690 // 691 // High Precision Mode 692 #define RFE_COMMON_RAM_LFKIBL_HPM 0x1000U 693 #define RFE_COMMON_RAM_LFKIBL_HPM_M 0x1000U 694 #define RFE_COMMON_RAM_LFKIBL_HPM_S 12U 695 696 // Field: [11:0] ki 697 // 698 // KI written by RFE 699 #define RFE_COMMON_RAM_LFKIBL_KI_W 12U 700 #define RFE_COMMON_RAM_LFKIBL_KI_M 0x0FFFU 701 #define RFE_COMMON_RAM_LFKIBL_KI_S 0U 702 703 //****************************************************************************** 704 // Register: LFKPBL 705 //****************************************************************************** 706 // Field: [14:0] kp 707 // 708 // KP written by RFE 709 #define RFE_COMMON_RAM_LFKPBL_KP_W 15U 710 #define RFE_COMMON_RAM_LFKPBL_KP_M 0x7FFFU 711 #define RFE_COMMON_RAM_LFKPBL_KP_S 0U 712 713 //****************************************************************************** 714 // Register: IKT 715 //****************************************************************************** 716 // Field: [15:0] val 717 // 718 // Value 719 #define RFE_COMMON_RAM_IKT_VAL_W 16U 720 #define RFE_COMMON_RAM_IKT_VAL_M 0xFFFFU 721 #define RFE_COMMON_RAM_IKT_VAL_S 0U 722 723 //****************************************************************************** 724 // Register: PHYRSSIOFFSET 725 //****************************************************************************** 726 // Field: [7:0] val 727 // 728 // Unsinged number, offset between magnitude samples and dBm 729 #define RFE_COMMON_RAM_PHYRSSIOFFSET_VAL_W 8U 730 #define RFE_COMMON_RAM_PHYRSSIOFFSET_VAL_M 0x00FFU 731 #define RFE_COMMON_RAM_PHYRSSIOFFSET_VAL_S 0U 732 733 //****************************************************************************** 734 // Register: SPARE0SHADOW 735 //****************************************************************************** 736 // Field: [15:0] val 737 // 738 // 739 #define RFE_COMMON_RAM_SPARE0SHADOW_VAL_W 16U 740 #define RFE_COMMON_RAM_SPARE0SHADOW_VAL_M 0xFFFFU 741 #define RFE_COMMON_RAM_SPARE0SHADOW_VAL_S 0U 742 743 //****************************************************************************** 744 // Register: SPARE1SHADOW 745 //****************************************************************************** 746 // Field: [15:0] val 747 // 748 // 749 #define RFE_COMMON_RAM_SPARE1SHADOW_VAL_W 16U 750 #define RFE_COMMON_RAM_SPARE1SHADOW_VAL_M 0xFFFFU 751 #define RFE_COMMON_RAM_SPARE1SHADOW_VAL_S 0U 752 753 //****************************************************************************** 754 // Register: AGCINFO 755 //****************************************************************************** 756 // Field: [0:0] mode 757 // 758 // Information about AGC behavior of this PHY 759 #define RFE_COMMON_RAM_AGCINFO_MODE 0x0001U 760 #define RFE_COMMON_RAM_AGCINFO_MODE_M 0x0001U 761 #define RFE_COMMON_RAM_AGCINFO_MODE_S 0U 762 #define RFE_COMMON_RAM_AGCINFO_MODE_FAST 0x0000U 763 #define RFE_COMMON_RAM_AGCINFO_MODE_GEN 0x0001U 764 765 766 #endif // __RFE_COMMON_RAM_REGS_H 767
