1 /* 2 * Copyright 1997-2016 Freescale Semiconductor, Inc. 3 * Copyright 2016-2022 NXP 4 * 5 * SPDX-License-Identifier: BSD-3-Clause 6 */ 7 8 /*! 9 * @file S32Z2_GPR0_PCTL.h 10 * @version 1.8 11 * @date 2022-07-13 12 * @brief Peripheral Access Layer for S32Z2_GPR0_PCTL 13 * 14 * This file contains register definitions and macros for easy access to their 15 * bit fields. 16 * 17 * This file assumes LITTLE endian system. 18 */ 19 20 /** 21 * @page misra_violations MISRA-C:2012 violations 22 * 23 * @section [global] 24 * Violates MISRA 2012 Advisory Rule 2.3, local typedef not referenced 25 * The SoC header defines typedef for all modules. 26 * 27 * @section [global] 28 * Violates MISRA 2012 Advisory Rule 2.5, local macro not referenced 29 * The SoC header defines macros for all modules and registers. 30 * 31 * @section [global] 32 * Violates MISRA 2012 Advisory Directive 4.9, Function-like macro 33 * These are generated macros used for accessing the bit-fields from registers. 34 * 35 * @section [global] 36 * Violates MISRA 2012 Required Rule 5.1, identifier clash 37 * The supported compilers use more than 31 significant characters for identifiers. 38 * 39 * @section [global] 40 * Violates MISRA 2012 Required Rule 5.2, identifier clash 41 * The supported compilers use more than 31 significant characters for identifiers. 42 * 43 * @section [global] 44 * Violates MISRA 2012 Required Rule 5.4, identifier clash 45 * The supported compilers use more than 31 significant characters for identifiers. 46 * 47 * @section [global] 48 * Violates MISRA 2012 Required Rule 5.5, identifier clash 49 * The supported compilers use more than 31 significant characters for identifiers. 50 * 51 * @section [global] 52 * Violates MISRA 2012 Required Rule 21.1, defined macro '__I' is reserved to the compiler 53 * This type qualifier is needed to ensure correct I/O access and addressing. 54 */ 55 56 /* Prevention from multiple including the same memory map */ 57 #if !defined(S32Z2_GPR0_PCTL_H_) /* Check if memory map has not been already included */ 58 #define S32Z2_GPR0_PCTL_H_ 59 60 #include "S32Z2_COMMON.h" 61 62 /* ---------------------------------------------------------------------------- 63 -- GPR0_PCTL Peripheral Access Layer 64 ---------------------------------------------------------------------------- */ 65 66 /*! 67 * @addtogroup GPR0_PCTL_Peripheral_Access_Layer GPR0_PCTL Peripheral Access Layer 68 * @{ 69 */ 70 71 /** GPR0_PCTL - Register Layout Typedef */ 72 typedef struct { 73 uint8_t RESERVED_0[4]; 74 __IO uint32_t DSPI0PCTL; /**< SPI_0 Clock Control Enable, offset: 0x4 */ 75 __IO uint32_t FR0PCTL; /**< FlexRay_0 Clock Control Enable, offset: 0x8 */ 76 __IO uint32_t FR1PCTL; /**< FlexRay_1 Clock Control Enable, offset: 0xC */ 77 __IO uint32_t I3C0PCTL; /**< I3C_0 Clock Control Enable, offset: 0x10 */ 78 __IO uint32_t EDMA0PCTL; /**< eDMA_0 Clock Control Enable, offset: 0x14 */ 79 __IO uint32_t MSCDSPIPCTL; /**< MSC_0_DSPI Clock Control Enable, offset: 0x18 */ 80 __IO uint32_t DSPI1PCTL; /**< SPI_1 Clock Control Enable, offset: 0x1C */ 81 __IO uint32_t LIN0PCTL; /**< LINFlex_0 Clock Control Enable, offset: 0x20 */ 82 __IO uint32_t LIN1PCTL; /**< LINFlex_1 Clock Control Enable, offset: 0x24 */ 83 __IO uint32_t LIN2PCTL; /**< LINFlex_2 Clock Control Enable, offset: 0x28 */ 84 __IO uint32_t MSCLINPCTL; /**< MSC_0_LIN Clock Control Enable, offset: 0x2C */ 85 __IO uint32_t ADC1PCTL; /**< ADC_1 Clock Control Enable, offset: 0x30 */ 86 __IO uint32_t ADC0PCTL; /**< ADC_0 Clock Control Enable, offset: 0x34 */ 87 uint8_t RESERVED_1[20]; 88 __IO uint32_t PSI50PCTL; /**< PSI5_0 Clock Control Enable, offset: 0x4C */ 89 __IO uint32_t CTUPCTL; /**< CTU Clock Control Enable, offset: 0x50 */ 90 __IO uint32_t SIUL0PCTL; /**< SIUL2_0 Clock Control Enable, offset: 0x54 */ 91 __IO uint32_t GTMNANOPCTL; /**< GTM NANO Clock Control Enable, offset: 0x58 */ 92 __IO uint32_t PSI5S0PCTL; /**< PSI5_S_0 Clock Control Enable, offset: 0x5C */ 93 __IO uint32_t SINCPCTL; /**< SINC Clock Control Enable, offset: 0x60 */ 94 } GPR0_PCTL_Type, *GPR0_PCTL_MemMapPtr; 95 96 /** Number of instances of the GPR0_PCTL module. */ 97 #define GPR0_PCTL_INSTANCE_COUNT (1u) 98 99 /* GPR0_PCTL - Peripheral instance base addresses */ 100 /** Peripheral GPR0_PCTL base address */ 101 #define IP_GPR0_PCTL_BASE (0x40010000u) 102 /** Peripheral GPR0_PCTL base pointer */ 103 #define IP_GPR0_PCTL ((GPR0_PCTL_Type *)IP_GPR0_PCTL_BASE) 104 /** Array initializer of GPR0_PCTL peripheral base addresses */ 105 #define IP_GPR0_PCTL_BASE_ADDRS { IP_GPR0_PCTL_BASE } 106 /** Array initializer of GPR0_PCTL peripheral base pointers */ 107 #define IP_GPR0_PCTL_BASE_PTRS { IP_GPR0_PCTL } 108 109 /* ---------------------------------------------------------------------------- 110 -- GPR0_PCTL Register Masks 111 ---------------------------------------------------------------------------- */ 112 113 /*! 114 * @addtogroup GPR0_PCTL_Register_Masks GPR0_PCTL Register Masks 115 * @{ 116 */ 117 118 /*! @name DSPI0PCTL - SPI_0 Clock Control Enable */ 119 /*! @{ */ 120 121 #define GPR0_PCTL_DSPI0PCTL_PCTL_MASK (0x1U) 122 #define GPR0_PCTL_DSPI0PCTL_PCTL_SHIFT (0U) 123 #define GPR0_PCTL_DSPI0PCTL_PCTL_WIDTH (1U) 124 #define GPR0_PCTL_DSPI0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_DSPI0PCTL_PCTL_SHIFT)) & GPR0_PCTL_DSPI0PCTL_PCTL_MASK) 125 /*! @} */ 126 127 /*! @name FR0PCTL - FlexRay_0 Clock Control Enable */ 128 /*! @{ */ 129 130 #define GPR0_PCTL_FR0PCTL_PCTL_MASK (0x1U) 131 #define GPR0_PCTL_FR0PCTL_PCTL_SHIFT (0U) 132 #define GPR0_PCTL_FR0PCTL_PCTL_WIDTH (1U) 133 #define GPR0_PCTL_FR0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_FR0PCTL_PCTL_SHIFT)) & GPR0_PCTL_FR0PCTL_PCTL_MASK) 134 /*! @} */ 135 136 /*! @name FR1PCTL - FlexRay_1 Clock Control Enable */ 137 /*! @{ */ 138 139 #define GPR0_PCTL_FR1PCTL_PCTL_MASK (0x1U) 140 #define GPR0_PCTL_FR1PCTL_PCTL_SHIFT (0U) 141 #define GPR0_PCTL_FR1PCTL_PCTL_WIDTH (1U) 142 #define GPR0_PCTL_FR1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_FR1PCTL_PCTL_SHIFT)) & GPR0_PCTL_FR1PCTL_PCTL_MASK) 143 /*! @} */ 144 145 /*! @name I3C0PCTL - I3C_0 Clock Control Enable */ 146 /*! @{ */ 147 148 #define GPR0_PCTL_I3C0PCTL_PCTL_MASK (0x1U) 149 #define GPR0_PCTL_I3C0PCTL_PCTL_SHIFT (0U) 150 #define GPR0_PCTL_I3C0PCTL_PCTL_WIDTH (1U) 151 #define GPR0_PCTL_I3C0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_I3C0PCTL_PCTL_SHIFT)) & GPR0_PCTL_I3C0PCTL_PCTL_MASK) 152 /*! @} */ 153 154 /*! @name EDMA0PCTL - eDMA_0 Clock Control Enable */ 155 /*! @{ */ 156 157 #define GPR0_PCTL_EDMA0PCTL_PCTL_0_MASK (0x1U) 158 #define GPR0_PCTL_EDMA0PCTL_PCTL_0_SHIFT (0U) 159 #define GPR0_PCTL_EDMA0PCTL_PCTL_0_WIDTH (1U) 160 #define GPR0_PCTL_EDMA0PCTL_PCTL_0(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_EDMA0PCTL_PCTL_0_SHIFT)) & GPR0_PCTL_EDMA0PCTL_PCTL_0_MASK) 161 162 #define GPR0_PCTL_EDMA0PCTL_PCTL_1_MASK (0x2U) 163 #define GPR0_PCTL_EDMA0PCTL_PCTL_1_SHIFT (1U) 164 #define GPR0_PCTL_EDMA0PCTL_PCTL_1_WIDTH (1U) 165 #define GPR0_PCTL_EDMA0PCTL_PCTL_1(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_EDMA0PCTL_PCTL_1_SHIFT)) & GPR0_PCTL_EDMA0PCTL_PCTL_1_MASK) 166 167 #define GPR0_PCTL_EDMA0PCTL_PCTL_2_MASK (0x4U) 168 #define GPR0_PCTL_EDMA0PCTL_PCTL_2_SHIFT (2U) 169 #define GPR0_PCTL_EDMA0PCTL_PCTL_2_WIDTH (1U) 170 #define GPR0_PCTL_EDMA0PCTL_PCTL_2(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_EDMA0PCTL_PCTL_2_SHIFT)) & GPR0_PCTL_EDMA0PCTL_PCTL_2_MASK) 171 172 #define GPR0_PCTL_EDMA0PCTL_PCTL_3_MASK (0x8U) 173 #define GPR0_PCTL_EDMA0PCTL_PCTL_3_SHIFT (3U) 174 #define GPR0_PCTL_EDMA0PCTL_PCTL_3_WIDTH (1U) 175 #define GPR0_PCTL_EDMA0PCTL_PCTL_3(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_EDMA0PCTL_PCTL_3_SHIFT)) & GPR0_PCTL_EDMA0PCTL_PCTL_3_MASK) 176 /*! @} */ 177 178 /*! @name MSCDSPIPCTL - MSC_0_DSPI Clock Control Enable */ 179 /*! @{ */ 180 181 #define GPR0_PCTL_MSCDSPIPCTL_PCTL_MASK (0x1U) 182 #define GPR0_PCTL_MSCDSPIPCTL_PCTL_SHIFT (0U) 183 #define GPR0_PCTL_MSCDSPIPCTL_PCTL_WIDTH (1U) 184 #define GPR0_PCTL_MSCDSPIPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_MSCDSPIPCTL_PCTL_SHIFT)) & GPR0_PCTL_MSCDSPIPCTL_PCTL_MASK) 185 /*! @} */ 186 187 /*! @name DSPI1PCTL - SPI_1 Clock Control Enable */ 188 /*! @{ */ 189 190 #define GPR0_PCTL_DSPI1PCTL_PCTL_MASK (0x1U) 191 #define GPR0_PCTL_DSPI1PCTL_PCTL_SHIFT (0U) 192 #define GPR0_PCTL_DSPI1PCTL_PCTL_WIDTH (1U) 193 #define GPR0_PCTL_DSPI1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_DSPI1PCTL_PCTL_SHIFT)) & GPR0_PCTL_DSPI1PCTL_PCTL_MASK) 194 /*! @} */ 195 196 /*! @name LIN0PCTL - LINFlex_0 Clock Control Enable */ 197 /*! @{ */ 198 199 #define GPR0_PCTL_LIN0PCTL_PCTL_MASK (0x1U) 200 #define GPR0_PCTL_LIN0PCTL_PCTL_SHIFT (0U) 201 #define GPR0_PCTL_LIN0PCTL_PCTL_WIDTH (1U) 202 #define GPR0_PCTL_LIN0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_LIN0PCTL_PCTL_SHIFT)) & GPR0_PCTL_LIN0PCTL_PCTL_MASK) 203 /*! @} */ 204 205 /*! @name LIN1PCTL - LINFlex_1 Clock Control Enable */ 206 /*! @{ */ 207 208 #define GPR0_PCTL_LIN1PCTL_PCTL_MASK (0x1U) 209 #define GPR0_PCTL_LIN1PCTL_PCTL_SHIFT (0U) 210 #define GPR0_PCTL_LIN1PCTL_PCTL_WIDTH (1U) 211 #define GPR0_PCTL_LIN1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_LIN1PCTL_PCTL_SHIFT)) & GPR0_PCTL_LIN1PCTL_PCTL_MASK) 212 /*! @} */ 213 214 /*! @name LIN2PCTL - LINFlex_2 Clock Control Enable */ 215 /*! @{ */ 216 217 #define GPR0_PCTL_LIN2PCTL_PCTL_MASK (0x1U) 218 #define GPR0_PCTL_LIN2PCTL_PCTL_SHIFT (0U) 219 #define GPR0_PCTL_LIN2PCTL_PCTL_WIDTH (1U) 220 #define GPR0_PCTL_LIN2PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_LIN2PCTL_PCTL_SHIFT)) & GPR0_PCTL_LIN2PCTL_PCTL_MASK) 221 /*! @} */ 222 223 /*! @name MSCLINPCTL - MSC_0_LIN Clock Control Enable */ 224 /*! @{ */ 225 226 #define GPR0_PCTL_MSCLINPCTL_PCTL_MASK (0x1U) 227 #define GPR0_PCTL_MSCLINPCTL_PCTL_SHIFT (0U) 228 #define GPR0_PCTL_MSCLINPCTL_PCTL_WIDTH (1U) 229 #define GPR0_PCTL_MSCLINPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_MSCLINPCTL_PCTL_SHIFT)) & GPR0_PCTL_MSCLINPCTL_PCTL_MASK) 230 /*! @} */ 231 232 /*! @name ADC1PCTL - ADC_1 Clock Control Enable */ 233 /*! @{ */ 234 235 #define GPR0_PCTL_ADC1PCTL_PCTL_MASK (0x1U) 236 #define GPR0_PCTL_ADC1PCTL_PCTL_SHIFT (0U) 237 #define GPR0_PCTL_ADC1PCTL_PCTL_WIDTH (1U) 238 #define GPR0_PCTL_ADC1PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_ADC1PCTL_PCTL_SHIFT)) & GPR0_PCTL_ADC1PCTL_PCTL_MASK) 239 /*! @} */ 240 241 /*! @name ADC0PCTL - ADC_0 Clock Control Enable */ 242 /*! @{ */ 243 244 #define GPR0_PCTL_ADC0PCTL_PCTL_MASK (0x1U) 245 #define GPR0_PCTL_ADC0PCTL_PCTL_SHIFT (0U) 246 #define GPR0_PCTL_ADC0PCTL_PCTL_WIDTH (1U) 247 #define GPR0_PCTL_ADC0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_ADC0PCTL_PCTL_SHIFT)) & GPR0_PCTL_ADC0PCTL_PCTL_MASK) 248 /*! @} */ 249 250 /*! @name PSI50PCTL - PSI5_0 Clock Control Enable */ 251 /*! @{ */ 252 253 #define GPR0_PCTL_PSI50PCTL_PCTL_MASK (0x1U) 254 #define GPR0_PCTL_PSI50PCTL_PCTL_SHIFT (0U) 255 #define GPR0_PCTL_PSI50PCTL_PCTL_WIDTH (1U) 256 #define GPR0_PCTL_PSI50PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_PSI50PCTL_PCTL_SHIFT)) & GPR0_PCTL_PSI50PCTL_PCTL_MASK) 257 /*! @} */ 258 259 /*! @name CTUPCTL - CTU Clock Control Enable */ 260 /*! @{ */ 261 262 #define GPR0_PCTL_CTUPCTL_PCTL_MASK (0x1U) 263 #define GPR0_PCTL_CTUPCTL_PCTL_SHIFT (0U) 264 #define GPR0_PCTL_CTUPCTL_PCTL_WIDTH (1U) 265 #define GPR0_PCTL_CTUPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_CTUPCTL_PCTL_SHIFT)) & GPR0_PCTL_CTUPCTL_PCTL_MASK) 266 /*! @} */ 267 268 /*! @name SIUL0PCTL - SIUL2_0 Clock Control Enable */ 269 /*! @{ */ 270 271 #define GPR0_PCTL_SIUL0PCTL_PCTL_MASK (0x1U) 272 #define GPR0_PCTL_SIUL0PCTL_PCTL_SHIFT (0U) 273 #define GPR0_PCTL_SIUL0PCTL_PCTL_WIDTH (1U) 274 #define GPR0_PCTL_SIUL0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_SIUL0PCTL_PCTL_SHIFT)) & GPR0_PCTL_SIUL0PCTL_PCTL_MASK) 275 /*! @} */ 276 277 /*! @name GTMNANOPCTL - GTM NANO Clock Control Enable */ 278 /*! @{ */ 279 280 #define GPR0_PCTL_GTMNANOPCTL_PCTL_GTM_MASK (0x1U) 281 #define GPR0_PCTL_GTMNANOPCTL_PCTL_GTM_SHIFT (0U) 282 #define GPR0_PCTL_GTMNANOPCTL_PCTL_GTM_WIDTH (1U) 283 #define GPR0_PCTL_GTMNANOPCTL_PCTL_GTM(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_GTMNANOPCTL_PCTL_GTM_SHIFT)) & GPR0_PCTL_GTMNANOPCTL_PCTL_GTM_MASK) 284 285 #define GPR0_PCTL_GTMNANOPCTL_PCTL_NANO_MASK (0x2U) 286 #define GPR0_PCTL_GTMNANOPCTL_PCTL_NANO_SHIFT (1U) 287 #define GPR0_PCTL_GTMNANOPCTL_PCTL_NANO_WIDTH (1U) 288 #define GPR0_PCTL_GTMNANOPCTL_PCTL_NANO(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_GTMNANOPCTL_PCTL_NANO_SHIFT)) & GPR0_PCTL_GTMNANOPCTL_PCTL_NANO_MASK) 289 /*! @} */ 290 291 /*! @name PSI5S0PCTL - PSI5_S_0 Clock Control Enable */ 292 /*! @{ */ 293 294 #define GPR0_PCTL_PSI5S0PCTL_PCTL_MASK (0x1U) 295 #define GPR0_PCTL_PSI5S0PCTL_PCTL_SHIFT (0U) 296 #define GPR0_PCTL_PSI5S0PCTL_PCTL_WIDTH (1U) 297 #define GPR0_PCTL_PSI5S0PCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_PSI5S0PCTL_PCTL_SHIFT)) & GPR0_PCTL_PSI5S0PCTL_PCTL_MASK) 298 /*! @} */ 299 300 /*! @name SINCPCTL - SINC Clock Control Enable */ 301 /*! @{ */ 302 303 #define GPR0_PCTL_SINCPCTL_PCTL_MASK (0x1U) 304 #define GPR0_PCTL_SINCPCTL_PCTL_SHIFT (0U) 305 #define GPR0_PCTL_SINCPCTL_PCTL_WIDTH (1U) 306 #define GPR0_PCTL_SINCPCTL_PCTL(x) (((uint32_t)(((uint32_t)(x)) << GPR0_PCTL_SINCPCTL_PCTL_SHIFT)) & GPR0_PCTL_SINCPCTL_PCTL_MASK) 307 /*! @} */ 308 309 /*! 310 * @} 311 */ /* end of group GPR0_PCTL_Register_Masks */ 312 313 /*! 314 * @} 315 */ /* end of group GPR0_PCTL_Peripheral_Access_Layer */ 316 317 #endif /* #if !defined(S32Z2_GPR0_PCTL_H_) */ 318
