/* * Copyright 1997-2016 Freescale Semiconductor, Inc. * Copyright 2016-2023 NXP * * SPDX-License-Identifier: BSD-3-Clause */ /*! * @file S32Z2_eMIOS.h * @version 2.1 * @date 2023-07-20 * @brief Peripheral Access Layer for S32Z2_eMIOS * * This file contains register definitions and macros for easy access to their * bit fields. * * This file assumes LITTLE endian system. */ /** * @page misra_violations MISRA-C:2012 violations * * @section [global] * Violates MISRA 2012 Advisory Rule 2.3, local typedef not referenced * The SoC header defines typedef for all modules. * * @section [global] * Violates MISRA 2012 Advisory Rule 2.5, local macro not referenced * The SoC header defines macros for all modules and registers. * * @section [global] * Violates MISRA 2012 Advisory Directive 4.9, Function-like macro * These are generated macros used for accessing the bit-fields from registers. * * @section [global] * Violates MISRA 2012 Required Rule 5.1, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.2, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.4, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.5, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 21.1, defined macro '__I' is reserved to the compiler * This type qualifier is needed to ensure correct I/O access and addressing. */ /* Prevention from multiple including the same memory map */ #if !defined(S32Z2_eMIOS_H_) /* Check if memory map has not been already included */ #define S32Z2_eMIOS_H_ #include "S32Z2_COMMON.h" /* ---------------------------------------------------------------------------- -- eMIOS Peripheral Access Layer ---------------------------------------------------------------------------- */ /*! * @addtogroup eMIOS_Peripheral_Access_Layer eMIOS Peripheral Access Layer * @{ */ /** eMIOS - Size of Registers Arrays */ #define eMIOS_CH_UC_UC_COUNT 32u #define eMIOS_CH_WSC_WSC_COUNT 8u /** eMIOS - Register Layout Typedef */ typedef struct { __IO uint32_t MCR; /**< Module Configuration, offset: 0x0 */ __I uint32_t GFLAG; /**< Global Flag, offset: 0x4 */ __IO uint32_t OUDIS; /**< Output Update Disable, offset: 0x8 */ uint8_t RESERVED_0[20]; union { /* offset: 0x20 */ struct { /* offset: 0x20, array step: 0x20 */ __IO uint32_t A; /**< UC A 0..UC A 31, array offset: 0x20, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t B; /**< UC B 0..UC B 31, array offset: 0x24, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t CNT; /**< UC Counter 0..UC Counter 31, array offset: 0x28, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t C; /**< UC Control 0..UC Control 31, array offset: 0x2C, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t S; /**< UC Status 0..UC Status 31, array offset: 0x30, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t ALTA; /**< Alternate Address 0..Alternate Address 31, array offset: 0x34, array step: 0x20, valid indices: [0-7, 16-31] */ __IO uint32_t C2; /**< UC Control 2 0..UC Control 2 31, array offset: 0x38, array step: 0x20, valid indices: [0-7, 16-31] */ uint8_t RESERVED_0[4]; } UC[eMIOS_CH_UC_UC_COUNT]; struct { /* offset: 0x20, array step: 0x40 */ __IO uint32_t WSCAEC; /**< WSC Capture A and Event Counter 8..WSC Capture A and Event Counter 14, array offset: 0x20, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSCAPB; /**< WSC Capture B 8..WSC Capture B 14, array offset: 0x24, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSC1; /**< WSC Control 1 8..WSC Control 1 14, array offset: 0x28, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSC2; /**< WSC Control 2 8..WSC Control 2 14, array offset: 0x2C, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSS; /**< WSC Status 8..WSC Status 14, array offset: 0x30, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSEV; /**< WSC Event 8..WSC Event 14, array offset: 0x34, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSCEV; /**< WSC Capture Event 8..WSC Capture Event 14, array offset: 0x38, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSPW; /**< WSC Pulse Width 8..WSC Pulse Width 14, array offset: 0x3C, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSPWCNT; /**< WSC Pulse Width Counter 8..WSC Pulse Width Counter 14, array offset: 0x40, array step: 0x40, valid indices: [4-7] */ __IO uint32_t WSFC; /**< WSC FIFO Control 8..WSC FIFO Control 14, array offset: 0x44, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSFR; /**< WSC FIFO Read 8..WSC FIFO Read 14, array offset: 0x48, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSFCNT; /**< WSC FIFO Counter 8..WSC FIFO Counter 14, array offset: 0x4C, array step: 0x40, valid indices: [4-7] */ __I uint32_t WSFPNT; /**< WSC FIFO Pointer 8..WSC FIFO Pointer 14, array offset: 0x50, array step: 0x40, valid indices: [4-7] */ uint8_t RESERVED_0[12]; } WSC[eMIOS_CH_WSC_WSC_COUNT]; } CH; } eMIOS_Type, *eMIOS_MemMapPtr; /** Number of instances of the eMIOS module. */ #define eMIOS_INSTANCE_COUNT (2u) /* eMIOS - Peripheral instance base addresses */ /** Peripheral EMIOS_0 base address */ #define IP_EMIOS_0_BASE (0x420B0000u) /** Peripheral EMIOS_0 base pointer */ #define IP_EMIOS_0 ((eMIOS_Type *)IP_EMIOS_0_BASE) /** Peripheral EMIOS_1 base address */ #define IP_EMIOS_1_BASE (0x400B0000u) /** Peripheral EMIOS_1 base pointer */ #define IP_EMIOS_1 ((eMIOS_Type *)IP_EMIOS_1_BASE) /** Array initializer of eMIOS peripheral base addresses */ #define IP_eMIOS_BASE_ADDRS { IP_EMIOS_0_BASE, IP_EMIOS_1_BASE } /** Array initializer of eMIOS peripheral base pointers */ #define IP_eMIOS_BASE_PTRS { IP_EMIOS_0, IP_EMIOS_1 } /* ---------------------------------------------------------------------------- -- eMIOS Register Masks ---------------------------------------------------------------------------- */ /*! * @addtogroup eMIOS_Register_Masks eMIOS Register Masks * @{ */ /*! @name MCR - Module Configuration */ /*! @{ */ #define eMIOS_MCR_GPRE_MASK (0xFF00U) #define eMIOS_MCR_GPRE_SHIFT (8U) #define eMIOS_MCR_GPRE_WIDTH (8U) #define eMIOS_MCR_GPRE(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_MCR_GPRE_SHIFT)) & eMIOS_MCR_GPRE_MASK) #define eMIOS_MCR_GPREN_MASK (0x4000000U) #define eMIOS_MCR_GPREN_SHIFT (26U) #define eMIOS_MCR_GPREN_WIDTH (1U) #define eMIOS_MCR_GPREN(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_MCR_GPREN_SHIFT)) & eMIOS_MCR_GPREN_MASK) #define eMIOS_MCR_GTBE_MASK (0x10000000U) #define eMIOS_MCR_GTBE_SHIFT (28U) #define eMIOS_MCR_GTBE_WIDTH (1U) #define eMIOS_MCR_GTBE(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_MCR_GTBE_SHIFT)) & eMIOS_MCR_GTBE_MASK) #define eMIOS_MCR_FRZ_MASK (0x20000000U) #define eMIOS_MCR_FRZ_SHIFT (29U) #define eMIOS_MCR_FRZ_WIDTH (1U) #define eMIOS_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_MCR_FRZ_SHIFT)) & eMIOS_MCR_FRZ_MASK) /*! @} */ /*! @name GFLAG - Global Flag */ /*! @{ */ #define eMIOS_GFLAG_F0_MASK (0x1U) #define eMIOS_GFLAG_F0_SHIFT (0U) #define eMIOS_GFLAG_F0_WIDTH (1U) #define eMIOS_GFLAG_F0(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F0_SHIFT)) & eMIOS_GFLAG_F0_MASK) #define eMIOS_GFLAG_F1_MASK (0x2U) #define eMIOS_GFLAG_F1_SHIFT (1U) #define eMIOS_GFLAG_F1_WIDTH (1U) #define eMIOS_GFLAG_F1(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F1_SHIFT)) & eMIOS_GFLAG_F1_MASK) #define eMIOS_GFLAG_F2_MASK (0x4U) #define eMIOS_GFLAG_F2_SHIFT (2U) #define eMIOS_GFLAG_F2_WIDTH (1U) #define eMIOS_GFLAG_F2(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F2_SHIFT)) & eMIOS_GFLAG_F2_MASK) #define eMIOS_GFLAG_F3_MASK (0x8U) #define eMIOS_GFLAG_F3_SHIFT (3U) #define eMIOS_GFLAG_F3_WIDTH (1U) #define eMIOS_GFLAG_F3(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F3_SHIFT)) & eMIOS_GFLAG_F3_MASK) #define eMIOS_GFLAG_F4_MASK (0x10U) #define eMIOS_GFLAG_F4_SHIFT (4U) #define eMIOS_GFLAG_F4_WIDTH (1U) #define eMIOS_GFLAG_F4(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F4_SHIFT)) & eMIOS_GFLAG_F4_MASK) #define eMIOS_GFLAG_F5_MASK (0x20U) #define eMIOS_GFLAG_F5_SHIFT (5U) #define eMIOS_GFLAG_F5_WIDTH (1U) #define eMIOS_GFLAG_F5(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F5_SHIFT)) & eMIOS_GFLAG_F5_MASK) #define eMIOS_GFLAG_F6_MASK (0x40U) #define eMIOS_GFLAG_F6_SHIFT (6U) #define eMIOS_GFLAG_F6_WIDTH (1U) #define eMIOS_GFLAG_F6(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F6_SHIFT)) & eMIOS_GFLAG_F6_MASK) #define eMIOS_GFLAG_F7_MASK (0x80U) #define eMIOS_GFLAG_F7_SHIFT (7U) #define eMIOS_GFLAG_F7_WIDTH (1U) #define eMIOS_GFLAG_F7(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_GFLAG_F7_SHIFT)) & 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