/* * Copyright 1997-2016 Freescale Semiconductor, Inc. * Copyright 2016-2021 NXP * * SPDX-License-Identifier: BSD-3-Clause */ /*! * @file S32K344_eMIOS.h * @version 1.9 * @date 2021-10-27 * @brief Peripheral Access Layer for S32K344_eMIOS * * This file contains register definitions and macros for easy access to their * bit fields. * * This file assumes LITTLE endian system. */ /** * @page misra_violations MISRA-C:2012 violations * * @section [global] * Violates MISRA 2012 Advisory Rule 2.3, local typedef not referenced * The SoC header defines typedef for all modules. * * @section [global] * Violates MISRA 2012 Advisory Rule 2.5, local macro not referenced * The SoC header defines macros for all modules and registers. * * @section [global] * Violates MISRA 2012 Advisory Directive 4.9, Function-like macro * These are generated macros used for accessing the bit-fields from registers. * * @section [global] * Violates MISRA 2012 Required Rule 5.1, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.2, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.4, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 5.5, identifier clash * The supported compilers use more than 31 significant characters for identifiers. * * @section [global] * Violates MISRA 2012 Required Rule 21.1, defined macro '__I' is reserved to the compiler * This type qualifier is needed to ensure correct I/O access and addressing. */ /* Prevention from multiple including the same memory map */ #if !defined(S32K344_eMIOS_H_) /* Check if memory map has not been already included */ #define S32K344_eMIOS_H_ #include "S32K344_COMMON.h" /* ---------------------------------------------------------------------------- -- eMIOS Peripheral Access Layer ---------------------------------------------------------------------------- */ /*! * @addtogroup eMIOS_Peripheral_Access_Layer eMIOS Peripheral Access Layer * @{ */ /** eMIOS - Size of Registers Arrays */ #define eMIOS_CH_UC_UC_COUNT 24u /** eMIOS - Register Layout Typedef */ typedef struct { __IO uint32_t MCR; /**< Module Configuration, offset: 0x0 */ __I uint32_t GFLAG; /**< Global Flag, offset: 0x4 */ __IO uint32_t OUDIS; /**< Output Update Disable, offset: 0x8 */ __IO uint32_t UCDIS; /**< Disable Channel, offset: 0xC */ uint8_t RESERVED_0[16]; union { /* offset: 0x20 */ struct { /* offset: 0x20, array step: 0x20 */ __IO uint32_t A; /**< UC A 0..UC A 23, array offset: 0x20, array step: 0x20 */ __IO uint32_t B; /**< UC B 0..UC B 23, array offset: 0x24, array step: 0x20 */ __IO uint32_t CNT; /**< UC Counter 0..UC Counter 23, array offset: 0x28, array step: 0x20 */ __IO uint32_t C; /**< UC Control 0..UC Control 23, array offset: 0x2C, array step: 0x20 */ __IO uint32_t S; /**< UC Status 0..UC Status 23, array offset: 0x30, array step: 0x20 */ __IO uint32_t ALTA; /**< Alternate Address 0..Alternate Address 23, array offset: 0x34, array step: 0x20 */ __IO uint32_t C2; /**< UC Control 2 0..UC Control 2 23, array offset: 0x38, array step: 0x20 */ uint8_t RESERVED_0[4]; } UC[eMIOS_CH_UC_UC_COUNT]; } CH; } eMIOS_Type, *eMIOS_MemMapPtr; /** Number of instances of the eMIOS module. */ #define eMIOS_INSTANCE_COUNT (3) /* eMIOS - Peripheral instance base addresses */ /** Peripheral EMIOS_0 base address */ #define IP_EMIOS_0_BASE (0x40088000u) /** Peripheral EMIOS_0 base pointer */ #define IP_EMIOS_0 ((eMIOS_Type *)IP_EMIOS_0_BASE) /** Peripheral EMIOS_1 base address */ #define IP_EMIOS_1_BASE (0x4008C000u) /** Peripheral EMIOS_1 base pointer */ #define IP_EMIOS_1 ((eMIOS_Type *)IP_EMIOS_1_BASE) /** Peripheral EMIOS_2 base address */ #define IP_EMIOS_2_BASE (0x40090000u) /** Peripheral EMIOS_2 base pointer */ #define IP_EMIOS_2 ((eMIOS_Type *)IP_EMIOS_2_BASE) /** Array initializer of eMIOS peripheral base addresses */ #define IP_eMIOS_BASE_ADDRS { IP_EMIOS_0_BASE, IP_EMIOS_1_BASE, IP_EMIOS_2_BASE } /** Array initializer of eMIOS peripheral base pointers */ #define IP_eMIOS_BASE_PTRS { IP_EMIOS_0, IP_EMIOS_1, IP_EMIOS_2 } /* ---------------------------------------------------------------------------- -- eMIOS Register Masks ---------------------------------------------------------------------------- */ /*! * @addtogroup eMIOS_Register_Masks eMIOS Register Masks * @{ */ /*! @name MCR - Module Configuration */ /*! @{ */ #define eMIOS_MCR_GPRE_MASK (0xFF00U) #define eMIOS_MCR_GPRE_SHIFT (8U) #define eMIOS_MCR_GPRE_WIDTH (8U) #define eMIOS_MCR_GPRE(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_MCR_GPRE_SHIFT)) & eMIOS_MCR_GPRE_MASK) #define eMIOS_MCR_GPREN_MASK (0x4000000U) #define eMIOS_MCR_GPREN_SHIFT (26U) #define eMIOS_MCR_GPREN_WIDTH (1U) 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- Output Update Disable */ /*! @{ */ #define eMIOS_OUDIS_OU0_MASK (0x1U) #define eMIOS_OUDIS_OU0_SHIFT (0U) #define eMIOS_OUDIS_OU0_WIDTH (1U) #define eMIOS_OUDIS_OU0(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_OUDIS_OU0_SHIFT)) & eMIOS_OUDIS_OU0_MASK) #define eMIOS_OUDIS_OU1_MASK (0x2U) #define eMIOS_OUDIS_OU1_SHIFT (1U) #define eMIOS_OUDIS_OU1_WIDTH (1U) #define eMIOS_OUDIS_OU1(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_OUDIS_OU1_SHIFT)) & eMIOS_OUDIS_OU1_MASK) #define eMIOS_OUDIS_OU2_MASK (0x4U) #define eMIOS_OUDIS_OU2_SHIFT (2U) #define eMIOS_OUDIS_OU2_WIDTH (1U) #define eMIOS_OUDIS_OU2(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_OUDIS_OU2_SHIFT)) & eMIOS_OUDIS_OU2_MASK) #define eMIOS_OUDIS_OU3_MASK (0x8U) #define eMIOS_OUDIS_OU3_SHIFT (3U) #define eMIOS_OUDIS_OU3_WIDTH (1U) #define eMIOS_OUDIS_OU3(x) (((uint32_t)(((uint32_t)(x)) << eMIOS_OUDIS_OU3_SHIFT)) & eMIOS_OUDIS_OU3_MASK) #define eMIOS_OUDIS_OU4_MASK (0x10U) #define eMIOS_OUDIS_OU4_SHIFT (4U) #define eMIOS_OUDIS_OU4_WIDTH (1U) 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