/* * Copyright (c) 2023, NXP * SPDX-License-Identifier: Apache-2.0 * * Note: File generated by imx_cfg_utils.py * from configuration data for MIMXRT1042DFP6B */ /* * SOC level pinctrl defintions * These definitions define SOC level defaults for each pin, * and select the pinmux for the pin. Pinmux entries are a tuple of: * * the mux_register and input_daisy reside in the IOMUXC peripheral, and * the pinctrl driver will write the mux_mode and input_daisy values into * each register, respectively. The config_register is used to configure * the pin based on the devicetree properties set */ /* * NOTE: file fixup performed by imx_fixup_pinmux.py * to correct missing daisy register values */ &iomuxc { /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_enet_tx_data3: IOMUXC_GPIO_AD_B0_04_ENET_TX_DATA3 { pinmux = <0x401f80cc 2 0x0 0 0x401f82bc>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio1_io04: IOMUXC_GPIO_AD_B0_04_GPIO1_IO04 { pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; gpr = <0x400ac068 0x4 0x0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_gpio6_io04: IOMUXC_GPIO_AD_B0_04_GPIO6_IO04 { pinmux = <0x401f80cc 5 0x0 0 0x401f82bc>; gpr = <0x400ac068 0x4 0x1>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_mqs_right: IOMUXC_GPIO_AD_B0_04_MQS_RIGHT { pinmux = <0x401f80cc 1 0x0 0 0x401f82bc>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_pit_trigger0: IOMUXC_GPIO_AD_B0_04_PIT_TRIGGER0 { pinmux = <0x401f80cc 6 0x0 0 0x401f82bc>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_sai2_tx_sync: IOMUXC_GPIO_AD_B0_04_SAI2_TX_SYNC { pinmux = <0x401f80cc 3 0x401f85c4 1 0x401f82bc>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_04_src_boot_mode0: IOMUXC_GPIO_AD_B0_04_SRC_BOOT_MODE0 { pinmux = <0x401f80cc 0 0x0 0 0x401f82bc>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_enet_tx_data2: IOMUXC_GPIO_AD_B0_05_ENET_TX_DATA2 { pinmux = <0x401f80d0 2 0x0 0 0x401f82c0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio1_io05: IOMUXC_GPIO_AD_B0_05_GPIO1_IO05 { pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; gpr = <0x400ac068 0x5 0x0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_gpio6_io05: IOMUXC_GPIO_AD_B0_05_GPIO6_IO05 { pinmux = <0x401f80d0 5 0x0 0 0x401f82c0>; gpr = <0x400ac068 0x5 0x1>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_mqs_left: IOMUXC_GPIO_AD_B0_05_MQS_LEFT { pinmux = <0x401f80d0 1 0x0 0 0x401f82c0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_sai2_tx_bclk: IOMUXC_GPIO_AD_B0_05_SAI2_TX_BCLK { pinmux = <0x401f80d0 3 0x401f85c0 1 0x401f82c0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_src_boot_mode1: IOMUXC_GPIO_AD_B0_05_SRC_BOOT_MODE1 { pinmux = <0x401f80d0 0 0x0 0 0x401f82c0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_05_xbar1_xbar_in17: IOMUXC_GPIO_AD_B0_05_XBAR1_XBAR_IN17 { pinmux = <0x401f80d0 6 0x401f862c 2 0x401f82c0>; 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}; /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_in18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_IN18 { pinmux = <0x401f80d4 6 0x401f8630 1 0x401f82c4>; gpr = <0x400ac018 0x1e 0x0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_06_xbar1_xbar_inout18: IOMUXC_GPIO_AD_B0_06_XBAR1_XBAR_INOUT18 { pinmux = <0x401f80d4 6 0x401f8630 1 0x401f82c4>; gpr = <0x400ac018 0x1e 0x1>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_1588_event3_out: IOMUXC_GPIO_AD_B0_07_ENET_1588_EVENT3_OUT { pinmux = <0x401f80d8 7 0x0 0 0x401f82c8>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_enet_tx_er: IOMUXC_GPIO_AD_B0_07_ENET_TX_ER { pinmux = <0x401f80d8 2 0x0 0 0x401f82c8>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio1_io07: IOMUXC_GPIO_AD_B0_07_GPIO1_IO07 { pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; gpr = <0x400ac068 0x7 0x0>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpio6_io07: IOMUXC_GPIO_AD_B0_07_GPIO6_IO07 { pinmux = <0x401f80d8 5 0x0 0 0x401f82c8>; gpr = <0x400ac068 0x7 0x1>; }; /omit-if-no-ref/ iomuxc_gpio_ad_b0_07_gpt2_compare2: IOMUXC_GPIO_AD_B0_07_GPT2_COMPARE2 { pinmux = <0x401f80d8 1 0x0 0 0x401f82c8>; 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