/***************************************************************************//** * \file cyw89829a0kml.h * * \brief * CYW89829A0KML device header * ******************************************************************************** * \copyright * (c) (2016-2023), Cypress Semiconductor Corporation (an Infineon company) or * an affiliate of Cypress Semiconductor Corporation. * * SPDX-License-Identifier: Apache-2.0 * * Licensed under the Apache License, Version 2.0 (the "License"); * you may not use this file except in compliance with the License. * You may obtain a copy of the License at * * http://www.apache.org/licenses/LICENSE-2.0 * * Unless required by applicable law or agreed to in writing, software * distributed under the License is distributed on an "AS IS" BASIS, * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. * See the License for the specific language governing permissions and * limitations under the License. *******************************************************************************/ #ifndef _CYW89829A0KML_H_ #define _CYW89829A0KML_H_ /** * \addtogroup group_device CYW89829A0KML * \{ */ /** * \addtogroup Configuration_of_CMSIS * \{ */ /******************************************************************************* * Interrupt Number Definition *******************************************************************************/ typedef enum { /* ARM Cortex-M33 Core Interrupt Numbers */ Reset_IRQn = -15, /*!< -15 Reset Vector, invoked on Power up and warm reset */ NonMaskableInt_IRQn = -14, /*!< -14 Non maskable Interrupt, cannot be stopped or preempted */ HardFault_IRQn = -13, /*!< -13 Hard Fault, all classes of Fault */ MemoryManagement_IRQn = -12, /*!< -12 Memory Management, MPU mismatch, including Access Violation and No Match */ BusFault_IRQn = -11, /*!< -11 Bus Fault, Pre-Fetch-, Memory Access Fault, other address/memory related Fault */ UsageFault_IRQn = -10, /*!< -10 Usage Fault, i.e. Undef Instruction, Illegal State Transition */ SecureFault_IRQn = -9, /*!< -9 Secure Fault Interrupt */ SVCall_IRQn = -5, /*!< -5 System Service Call via SVC instruction */ DebugMonitor_IRQn = -4, /*!< -4 Debug Monitor */ PendSV_IRQn = -2, /*!< -2 Pendable request for system service */ SysTick_IRQn = -1, /*!< -1 System Tick Timer */ /* CYW89829A0KML Peripheral Interrupt Numbers */ ioss_interrupts_gpio_0_IRQn = 0, /*!< 0 [DeepSleep] GPIO Port Interrupt #0 */ ioss_interrupts_gpio_1_IRQn = 1, /*!< 1 [DeepSleep] GPIO Port Interrupt #1 */ ioss_interrupts_gpio_2_IRQn = 2, /*!< 2 [DeepSleep] GPIO Port Interrupt #2 */ ioss_interrupts_gpio_3_IRQn = 3, /*!< 3 [DeepSleep] GPIO Port Interrupt #3 */ ioss_interrupts_gpio_4_IRQn = 4, /*!< 4 [DeepSleep] GPIO Port Interrupt #4 */ ioss_interrupts_gpio_5_IRQn = 5, /*!< 5 [DeepSleep] GPIO Port Interrupt #5 */ ioss_interrupt_vdd_IRQn = 6, /*!< 6 [DeepSleep] GPIO Supply Detect Interrupt */ ioss_interrupt_gpio_IRQn = 7, /*!< 7 [DeepSleep] GPIO All Ports */ scb_0_interrupt_IRQn = 8, /*!< 8 [DeepSleep] Serial Communication Block #0 (DeepSleep capable) */ srss_interrupt_mcwdt_0_IRQn = 9, /*!< 9 [DeepSleep] Multi Counter Watchdog Timer interrupt */ srss_interrupt_backup_IRQn = 10, /*!< 10 [DeepSleep] Backup domain interrupt */ srss_interrupt_IRQn = 11, /*!< 11 [DeepSleep] Other combined Interrupts for srss (LVD and CLKCAL, CLKCAL only supported in Active mode) */ cpuss_interrupts_ipc_dpslp_0_IRQn = 12, /*!< 12 [DeepSleep] cpuss Inter Process Communication Interrupt #0 */ cpuss_interrupts_ipc_dpslp_1_IRQn = 13, /*!< 13 [DeepSleep] cpuss Inter Process Communication Interrupt #1 */ keyscan_interrupt_IRQn = 14, /*!< 14 [DeepSleep] mxkeyscan interrupt for keyscan edge or fifo thresh to WIC in M33 */ srss_interrupt_wdt_IRQn = 15, /*!< 15 [DeepSleep] Interrupt from WDT */ btss_interrupt_btss_ipc_IRQn = 16, /*!< 16 [DeepSleep] interrupt from BTSS IPC */ scb_1_interrupt_IRQn = 17, /*!< 17 [Active] Serial Communication Block #1 */ scb_2_interrupt_IRQn = 18, /*!< 18 [Active] Serial Communication Block #2 */ cpuss_interrupts_dw0_0_IRQn = 19, /*!< 19 [Active] cpuss DataWire #0, Channel #0 */ cpuss_interrupts_dw0_1_IRQn = 20, /*!< 20 [Active] cpuss DataWire #0, Channel #1 */ cpuss_interrupts_dw0_2_IRQn = 21, /*!< 21 [Active] cpuss DataWire #0, Channel #2 */ cpuss_interrupts_dw0_3_IRQn = 22, /*!< 22 [Active] cpuss DataWire #0, Channel #3 */ cpuss_interrupts_dw0_4_IRQn = 23, /*!< 23 [Active] cpuss DataWire #0, Channel #4 */ cpuss_interrupts_dw0_5_IRQn = 24, /*!< 24 [Active] cpuss DataWire #0, Channel #5 */ cpuss_interrupts_dw0_6_IRQn = 25, /*!< 25 [Active] cpuss DataWire #0, Channel #6 */ cpuss_interrupts_dw0_7_IRQn = 26, /*!< 26 [Active] cpuss DataWire #0, Channel #7 */ cpuss_interrupts_dw0_8_IRQn = 27, /*!< 27 [Active] cpuss DataWire #0, Channel #8 */ cpuss_interrupts_dw0_9_IRQn = 28, /*!< 28 [Active] cpuss DataWire #0, Channel #9 */ cpuss_interrupts_dw0_10_IRQn = 29, /*!< 29 [Active] cpuss DataWire #0, Channel #10 */ cpuss_interrupts_dw0_11_IRQn = 30, /*!< 30 [Active] cpuss DataWire #0, Channel #11 */ cpuss_interrupts_dw0_12_IRQn = 31, /*!< 31 [Active] cpuss DataWire #0, Channel #12 */ cpuss_interrupts_dw0_13_IRQn = 32, /*!< 32 [Active] cpuss DataWire #0, Channel #13 */ cpuss_interrupts_dw0_14_IRQn = 33, /*!< 33 [Active] cpuss DataWire #0, Channel #14 */ cpuss_interrupts_dw0_15_IRQn = 34, /*!< 34 [Active] cpuss DataWire #0, Channel #15 */ cpuss_interrupt_mpc_promc_IRQn = 35, /*!< 35 [Active] PROMC Int */ cpuss_interrupt_ppu_sramc0_IRQn = 36, /*!< 36 [Active] PPU SRAM0 */ cpuss_interrupt_mpc_sramc0_IRQn = 37, /*!< 37 [Active] MPC SRAM0 */ cpuss_interrupt_cm33_0_fp_IRQn = 38, /*!< 38 [Active] CM33 0 Floating Point Interrupt */ cpuss_interrupts_cm33_0_cti_0_IRQn = 39, /*!< 39 [Active] CM33-0 CTI interrupt outputs */ cpuss_interrupts_cm33_0_cti_1_IRQn = 40, /*!< 40 [Active] CM33-1 CTI interrupt outputs */ cpuss_interrupt_exp_br_ahb_error_IRQn = 41, /*!< 41 [Active] EXPANSION BRIDGE AHB Error interrupt */ tcpwm_0_interrupts_0_IRQn = 42, /*!< 42 [Active] TCPWM #0, Counter #0 */ tcpwm_0_interrupts_1_IRQn = 43, /*!< 43 [Active] TCPWM #0, Counter #1 */ tcpwm_0_interrupts_256_IRQn = 44, /*!< 44 [Active] TCPWM #0, Counter #256 */ tcpwm_0_interrupts_257_IRQn = 45, /*!< 45 [Active] TCPWM #0, Counter #257 */ tcpwm_0_interrupts_258_IRQn = 46, /*!< 46 [Active] TCPWM #0, Counter #258 */ tcpwm_0_interrupts_259_IRQn = 47, /*!< 47 [Active] TCPWM #0, Counter #259 */ tcpwm_0_interrupts_260_IRQn = 48, /*!< 48 [Active] TCPWM #0, Counter #260 */ tcpwm_0_interrupts_261_IRQn = 49, /*!< 49 [Active] TCPWM #0, Counter #261 */ tcpwm_0_interrupts_262_IRQn = 50, /*!< 50 [Active] TCPWM #0, Counter #262 */ smif_interrupt_normal_IRQn = 51, /*!< 51 [Active] Serial Memory Interface interrupt */ smif_interrupt_mpc_IRQn = 52, /*!< 52 [Active] Serial Memory Interface interrupt */ tdm_0_interrupts_rx_0_IRQn = 53, /*!< 53 [Active] TDM0 Audio interrupt RX */ tdm_0_interrupts_tx_0_IRQn = 54, /*!< 54 [Active] TDM0 Audio interrupt TX */ pdm_0_interrupts_0_IRQn = 55, /*!< 55 [Active] PDM0/PCM0 Audio interrupt */ pdm_0_interrupts_1_IRQn = 56, /*!< 56 [Active] PDM0/PCM0 Audio interrupt */ srss_interrupt_main_ppu_IRQn = 57, /*!< 57 [Active] SRSS Main PPU Interrupt */ peri_interrupt_ppc_IRQn = 58, /*!< 58 [Active] PERI PPC Interrupt */ peri_interrupt_ahb_error_IRQn = 59, /*!< 59 [Active] PERI AHB Interrupt */ lin_0_interrupts_0_IRQn = 60, /*!< 60 [Active] LIN Interrupt, Channel #0 */ lin_0_interrupts_1_IRQn = 61, /*!< 61 [Active] LIN Interrupt, Channel #1 */ crypto_interrupt_error_IRQn = 62, /*!< 62 [Active] Crypto Interrupt */ cpuss_interrupt_ppu_cpuss_IRQn = 63, /*!< 63 [Active] CPUSS PPU Interrupt */ canfd_0_interrupts0_0_IRQn = 64, /*!< 64 [Active] CAN #0, Interrupt #0, Channel #0 */ canfd_0_interrupts1_0_IRQn = 65, /*!< 65 [Active] CAN #0, Interrupt #1, Channel #0 */ canfd_0_interrupt0_IRQn = 66, /*!< 66 [Active] Can #0, Consolidated interrupt #0 */ adcmic_interrupt_adcmic_IRQn = 67, /*!< 67 [Active] ADCMIC interrupt */ btss_interrupt_btss_exception_IRQn = 68, /*!< 68 [Active] interrupt indicating BTSS has encountered exception */ crypto_interrupt_trng_IRQn = 69, /*!< 69 [Active] Crypto TRNG Interrupt */ unconnected_IRQn = 240 /*!< 240 Unconnected */ } IRQn_Type; /******************************************************************************* * Processor and Core Peripheral Section *******************************************************************************/ /* Configuration of the ARM Cortex-M33 Processor and Core Peripherals */ #define __CM33_REV 0x0001U /*!< CM33 Core Revision */ #define __NVIC_PRIO_BITS 3 /*!< Number of Bits used for Priority Levels */ #define __Vendor_SysTickConfig 0 /*!< Set to 1 if different SysTick Config is used */ #define __VTOR_PRESENT 1 /*!< Set to 1 if CPU supports Vector Table Offset Register */ #define __MPU_PRESENT 1 /*!< MPU present or not */ #define __FPU_PRESENT 0 /*!< FPU present or not */ #define __CM0P_PRESENT 0 /*!< CM0P present or not */ #define __DTCM_PRESENT 0 /*!< Data Tightly Coupled Memory is present or not */ #define __ICACHE_PRESENT 0 /*!< Instruction Cache present or not */ #define __DCACHE_PRESENT 0 /*!< Data Cache present or not */ #define __DSP_PRESENT 0 /*!< DSP extension present or not */ #define __SAUREGION_PRESENT 0 /*!< SAU regions present or not */ /** \} Configuration_of_CMSIS */ #include "core_cm33.h" /*!< ARM Cortex-M33 processor and core peripherals */ /* Memory Blocks */ #define CY_ROM_BASE 0x00000000UL #define CY_ROM_CBUS_BASE 0x00000000UL #define CY_ROM_SIZE 0x00010000UL #define CY_ROM_NS_SBUS_BASE 0x00000000UL #define CY_ROM_NS_CBUS_BASE 0x00000000UL #define CY_ROM_S_SBUS_BASE 0x10000000UL #define CY_ROM_S_CBUS_BASE 0x10000000UL #define CY_CAN0MRAM_BASE 0x40450000UL #define CY_CAN0MRAM_CBUS_BASE 0x40450000UL #define CY_CAN0MRAM_SIZE 0x00010000UL #define CY_CAN0MRAM_NS_SBUS_BASE 0x40450000UL #define CY_CAN0MRAM_NS_CBUS_BASE 0x40450000UL #define CY_CAN0MRAM_S_SBUS_BASE 0x50450000UL #define CY_CAN0MRAM_S_CBUS_BASE 0x50450000UL #define CY_EFUSE_BASE 0x40810800UL #define CY_EFUSE_CBUS_BASE 0x40810800UL #define CY_EFUSE_SIZE 0x00000200UL #define CY_EFUSE_NS_SBUS_BASE 0x40810800UL #define CY_EFUSE_NS_CBUS_BASE 0x40810800UL #define CY_EFUSE_S_SBUS_BASE 0x50810800UL #define CY_EFUSE_S_CBUS_BASE 0x50810800UL #define CY_XIP_BASE 0x60000000UL #define CY_XIP_CBUS_BASE 0x08000000UL #define CY_XIP_SIZE 0x08000000UL #define CY_XIP_NS_SBUS_BASE 0x60000000UL #define CY_XIP_NS_CBUS_BASE 0x08000000UL #define CY_XIP_S_SBUS_BASE 0x70000000UL #define CY_XIP_S_CBUS_BASE 0x18000000UL #define CY_SRAM0_BASE 0x20000000UL #define CY_SRAM0_CBUS_BASE 0x04000000UL #define CY_SRAM0_SIZE 0x00020000UL #define CY_SRAM0_NS_SBUS_BASE 0x20000000UL #define CY_SRAM0_NS_CBUS_BASE 0x04000000UL #define CY_SRAM0_S_SBUS_BASE 0x30000000UL #define CY_SRAM0_S_CBUS_BASE 0x14000000UL #include "system_cat1b.h" /*!< Category 1B System */ /* IP List */ #define CY_IP_MXS40ADCMIC 1u #define CY_IP_MXS40ADCMIC_INSTANCES 1u #define CY_IP_MXS40ADCMIC_VERSION 1u #define CY_IP_MXS40BLE52SS 1u #define CY_IP_MXS40BLE52SS_INSTANCES 1u #define CY_IP_MXS40BLE52SS_VERSION 1u #define CY_IP_MXTTCANFD 1u #define CY_IP_MXTTCANFD_INSTANCES 1u #define CY_IP_MXTTCANFD_VERSION 3u #define CY_IP_M33SYSCPUSS 1u #define CY_IP_M33SYSCPUSS_INSTANCES 1u #define CY_IP_M33SYSCPUSS_VERSION 1u #define CY_IP_MXCRYPTOLITE 1u #define CY_IP_MXCRYPTOLITE_INSTANCES 1u #define CY_IP_MXCRYPTOLITE_VERSION 1u #define CY_IP_MXDFT 1u #define CY_IP_MXDFT_INSTANCES 1u #define CY_IP_MXDFT_VERSION 2u #define CY_IP_MXEFUSE 1u #define CY_IP_MXEFUSE_INSTANCES 1u #define CY_IP_MXEFUSE_VERSION 3u #define CY_IP_MXS40SIOSS 1u #define CY_IP_MXS40SIOSS_INSTANCES 1u #define CY_IP_MXS40SIOSS_VERSION 1u #define CY_IP_MXKEYSCAN 1u #define CY_IP_MXKEYSCAN_INSTANCES 1u #define CY_IP_MXKEYSCAN_VERSION 1u #define CY_IP_MXLIN 1u #define CY_IP_MXLIN_INSTANCES 1u #define CY_IP_MXLIN_VERSION 1u #define CY_IP_MXCM33 1u #define CY_IP_MXCM33_INSTANCES 1u #define CY_IP_MXCM33_VERSION 1u #define CY_IP_MXDW 1u #define CY_IP_MXDW_INSTANCES 1u #define CY_IP_MXDW_VERSION 1u #define CY_IP_MXIPC 1u #define CY_IP_MXIPC_INSTANCES 1u #define CY_IP_MXIPC_VERSION 1u #define CY_IP_MXPROMC 1u #define CY_IP_MXPROMC_INSTANCES 1u #define CY_IP_MXPROMC_VERSION 1u #define CY_IP_MXSRAMC 1u #define CY_IP_MXSRAMC_INSTANCES 1u #define CY_IP_MXSRAMC_VERSION 1u #define CY_IP_MXPDM 1u #define CY_IP_MXPDM_INSTANCES 1u #define CY_IP_MXPDM_VERSION 1u #define CY_IP_MXSPERI 1u #define CY_IP_MXSPERI_INSTANCES 1u #define CY_IP_MXSPERI_VERSION 1u #define CY_IP_MXSPERI_TR 1u #define CY_IP_MXSPERI_TR_INSTANCES 1u #define CY_IP_MXSPERI_TR_VERSION 1u #define CY_IP_MXSCB 1u #define CY_IP_MXSCB_INSTANCES 3u #define CY_IP_MXSCB_VERSION 4u #define CY_IP_MXSMIF 1u #define CY_IP_MXSMIF_INSTANCES 1u #define CY_IP_MXSMIF_VERSION 3u #define CY_IP_MXS40SSRSS 1u #define CY_IP_MXS40SSRSS_INSTANCES 1u #define CY_IP_MXS40SSRSS_VERSION 1u #define CY_IP_MXTCPWM 1u #define CY_IP_MXTCPWM_INSTANCES 1u #define CY_IP_MXTCPWM_VERSION 2u #define CY_IP_MXTDM 1u #define CY_IP_MXTDM_INSTANCES 1u #define CY_IP_MXTDM_VERSION 1u #include "cyw20829_config.h" #include "gpio_cyw20829_40_qfn.h" #define CY_DEVICE_CYW20829 #define CY_DEVICE_SERIES_89829 #define CY_SILICON_ID 0xEB421110UL #define CY_HF_CLK_MAX_FREQ 96000000UL /******************************************************************************* * PERI *******************************************************************************/ #define PERI_BASE 0x40000000UL #define PERI ((PERI_Type*) PERI_BASE) /* 0x40000000 */ #define PERI_GR0 ((PERI_GR_Type*) &PERI->GR[0]) /* 0x40004000 */ #define PERI_GR1 ((PERI_GR_Type*) &PERI->GR[1]) /* 0x40004040 */ #define PERI_GR2 ((PERI_GR_Type*) &PERI->GR[2]) /* 0x40004080 */ #define PERI_GR3 ((PERI_GR_Type*) &PERI->GR[3]) /* 0x400040C0 */ #define PERI_TR_GR0 ((PERI_TR_GR_Type*) &PERI->TR_GR[0]) /* 0x40008000 */ #define PERI_TR_GR1 ((PERI_TR_GR_Type*) &PERI->TR_GR[1]) /* 0x40008400 */ #define PERI_TR_GR2 ((PERI_TR_GR_Type*) &PERI->TR_GR[2]) /* 0x40008800 */ #define PERI_TR_GR3 ((PERI_TR_GR_Type*) &PERI->TR_GR[3]) /* 0x40008C00 */ #define PERI_TR_GR4 ((PERI_TR_GR_Type*) &PERI->TR_GR[4]) /* 0x40009000 */ #define PERI_TR_GR5 ((PERI_TR_GR_Type*) &PERI->TR_GR[5]) /* 0x40009400 */ #define PERI_TR_GR6 ((PERI_TR_GR_Type*) &PERI->TR_GR[6]) /* 0x40009800 */ #define PERI_TR_GR7 ((PERI_TR_GR_Type*) &PERI->TR_GR[7]) /* 0x40009C00 */ #define PERI_TR_GR8 ((PERI_TR_GR_Type*) &PERI->TR_GR[8]) /* 0x4000A000 */ #define PERI_TR_GR9 ((PERI_TR_GR_Type*) &PERI->TR_GR[9]) /* 0x4000A400 */ #define PERI_TR_1TO1_GR0 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[0]) /* 0x4000C000 */ #define PERI_TR_1TO1_GR1 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[1]) /* 0x4000C400 */ #define PERI_TR_1TO1_GR2 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[2]) /* 0x4000C800 */ #define PERI_TR_1TO1_GR3 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[3]) /* 0x4000CC00 */ #define PERI_TR_1TO1_GR4 ((PERI_TR_1TO1_GR_Type*) &PERI->TR_1TO1_GR[4]) /* 0x4000D000 */ /******************************************************************************* * PPC *******************************************************************************/ #define PPC_BASE 0x40020000UL #define PPC ((PPC_Type*) PPC_BASE) /* 0x40020000 */ #define PPC_R_ADDR0 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[0]) /* 0x40025000 */ #define PPC_R_ADDR1 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[1]) /* 0x40025004 */ #define PPC_R_ADDR2 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[2]) /* 0x40025008 */ #define PPC_R_ADDR3 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[3]) /* 0x4002500C */ #define PPC_R_ADDR4 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[4]) /* 0x40025010 */ #define PPC_R_ADDR5 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[5]) /* 0x40025014 */ #define PPC_R_ADDR6 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[6]) /* 0x40025018 */ #define PPC_R_ADDR7 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[7]) /* 0x4002501C */ #define PPC_R_ADDR8 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[8]) /* 0x40025020 */ #define PPC_R_ADDR9 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[9]) /* 0x40025024 */ #define PPC_R_ADDR10 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[10]) /* 0x40025028 */ #define PPC_R_ADDR11 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[11]) /* 0x4002502C */ #define PPC_R_ADDR12 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[12]) /* 0x40025030 */ #define PPC_R_ADDR13 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[13]) /* 0x40025034 */ #define PPC_R_ADDR14 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[14]) /* 0x40025038 */ #define PPC_R_ADDR15 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[15]) /* 0x4002503C */ #define PPC_R_ADDR16 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[16]) /* 0x40025040 */ #define PPC_R_ADDR17 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[17]) /* 0x40025044 */ #define PPC_R_ADDR18 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[18]) /* 0x40025048 */ #define PPC_R_ADDR19 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[19]) /* 0x4002504C */ #define PPC_R_ADDR20 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[20]) /* 0x40025050 */ #define PPC_R_ADDR21 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[21]) /* 0x40025054 */ #define PPC_R_ADDR22 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[22]) /* 0x40025058 */ #define PPC_R_ADDR23 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[23]) /* 0x4002505C */ #define PPC_R_ADDR24 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[24]) /* 0x40025060 */ #define PPC_R_ADDR25 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[25]) /* 0x40025064 */ #define PPC_R_ADDR26 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[26]) /* 0x40025068 */ #define PPC_R_ADDR27 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[27]) /* 0x4002506C */ #define PPC_R_ADDR28 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[28]) /* 0x40025070 */ #define PPC_R_ADDR29 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[29]) /* 0x40025074 */ #define PPC_R_ADDR30 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[30]) /* 0x40025078 */ #define PPC_R_ADDR31 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[31]) /* 0x4002507C */ #define PPC_R_ADDR32 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[32]) /* 0x40025080 */ #define PPC_R_ADDR33 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[33]) /* 0x40025084 */ #define PPC_R_ADDR34 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[34]) /* 0x40025088 */ #define PPC_R_ADDR35 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[35]) /* 0x4002508C */ #define PPC_R_ADDR36 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[36]) /* 0x40025090 */ #define PPC_R_ADDR37 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[37]) /* 0x40025094 */ #define PPC_R_ADDR38 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[38]) /* 0x40025098 */ #define PPC_R_ADDR39 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[39]) /* 0x4002509C */ #define PPC_R_ADDR40 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[40]) /* 0x400250A0 */ #define PPC_R_ADDR41 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[41]) /* 0x400250A4 */ #define PPC_R_ADDR42 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[42]) /* 0x400250A8 */ #define PPC_R_ADDR43 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[43]) /* 0x400250AC */ #define PPC_R_ADDR44 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[44]) /* 0x400250B0 */ #define PPC_R_ADDR45 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[45]) /* 0x400250B4 */ #define PPC_R_ADDR46 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[46]) /* 0x400250B8 */ #define PPC_R_ADDR47 ((PPC_R_ADDR_Type*) &PPC->R_ADDR[47]) /* 0x400250BC */ #define PPC_R_ADDR48 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/******************************************************************************* * DW *******************************************************************************/ #define DW0_BASE 0x40180000UL #define DW0 ((DW_Type*) DW0_BASE) /* 0x40180000 */ #define DW0_CH_STRUCT0 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[0]) /* 0x40188000 */ #define DW0_CH_STRUCT1 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[1]) /* 0x40188040 */ #define DW0_CH_STRUCT2 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[2]) /* 0x40188080 */ #define DW0_CH_STRUCT3 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[3]) /* 0x401880C0 */ #define DW0_CH_STRUCT4 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[4]) /* 0x40188100 */ #define DW0_CH_STRUCT5 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[5]) /* 0x40188140 */ #define DW0_CH_STRUCT6 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[6]) /* 0x40188180 */ #define DW0_CH_STRUCT7 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[7]) /* 0x401881C0 */ #define DW0_CH_STRUCT8 ((DW_CH_STRUCT_Type*) &DW0->CH_STRUCT[8]) /* 0x40188200 */ #define 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*******************************************************************************/ #define MS_CTL_1_2_BASE 0x401C4000UL #define MS_CTL_1_2 ((MS_CTL_1_2_Type*) MS_CTL_1_2_BASE) /* 0x401C4000 */ #define MS5 ((MS_Type*) &MS_CTL_1_2->MS[5]) /* 0x401C4050 */ #define MS_PC5 ((MS_PC_Type*) &MS_CTL_1_2->MS_PC[5]) /* 0x401C5050 */ /******************************************************************************* * CPUSS_SL_CTL *******************************************************************************/ #define CPUSS_SL_CTL_BASE 0x401C8000UL #define CPUSS_SL_CTL ((CPUSS_SL_CTL_Type*) CPUSS_SL_CTL_BASE) /* 0x401C8000 */ /******************************************************************************* * IPC *******************************************************************************/ #define IPC_BASE 0x401D0000UL #define IPC ((IPC_Type*) IPC_BASE) /* 0x401D0000 */ #define IPC_STRUCT0 ((IPC_STRUCT_Type*) &IPC->STRUCT[0]) /* 0x401D0000 */ #define IPC_STRUCT1 ((IPC_STRUCT_Type*) &IPC->STRUCT[1]) /* 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*******************************************************************************/ #define HSIOM_BASE 0x40400000UL #define HSIOM ((HSIOM_Type*) HSIOM_BASE) /* 0x40400000 */ #define HSIOM_PRT0 ((HSIOM_PRT_Type*) &HSIOM->PRT[0]) /* 0x40400000 */ #define HSIOM_PRT1 ((HSIOM_PRT_Type*) &HSIOM->PRT[1]) /* 0x40400010 */ #define HSIOM_PRT2 ((HSIOM_PRT_Type*) &HSIOM->PRT[2]) /* 0x40400020 */ #define HSIOM_PRT3 ((HSIOM_PRT_Type*) &HSIOM->PRT[3]) /* 0x40400030 */ #define HSIOM_PRT4 ((HSIOM_PRT_Type*) &HSIOM->PRT[4]) /* 0x40400040 */ #define HSIOM_PRT5 ((HSIOM_PRT_Type*) &HSIOM->PRT[5]) /* 0x40400050 */ /******************************************************************************* * GPIO *******************************************************************************/ #define GPIO_BASE 0x40410000UL #define GPIO ((GPIO_Type*) GPIO_BASE) /* 0x40410000 */ #define GPIO_PRT0 ((GPIO_PRT_Type*) &GPIO->PRT[0]) /* 0x40410000 */ #define GPIO_PRT1 ((GPIO_PRT_Type*) &GPIO->PRT[1]) /* 0x40410080 */ #define GPIO_PRT2 ((GPIO_PRT_Type*) &GPIO->PRT[2]) /* 0x40410100 */ #define GPIO_PRT3 ((GPIO_PRT_Type*) &GPIO->PRT[3]) /* 0x40410180 */ #define GPIO_PRT4 ((GPIO_PRT_Type*) &GPIO->PRT[4]) /* 0x40410200 */ #define GPIO_PRT5 ((GPIO_PRT_Type*) &GPIO->PRT[5]) /* 0x40410280 */ /******************************************************************************* * SMARTIO *******************************************************************************/ #define SMARTIO_BASE 0x40420000UL #define SMARTIO ((SMARTIO_Type*) SMARTIO_BASE) /* 0x40420000 */ #define SMARTIO_PRT3 ((SMARTIO_PRT_Type*) &SMARTIO->PRT[3]) /* 0x40420300 */ /******************************************************************************* * LIN *******************************************************************************/ #define LIN0_BASE 0x40430000UL #define LIN0 ((LIN_Type*) LIN0_BASE) /* 0x40430000 */ #define LIN0_CH0 ((LIN_CH_Type*) &LIN0->CH[0]) /* 0x40438000 */ #define LIN0_CH1 ((LIN_CH_Type*) &LIN0->CH[1]) /* 0x40438100 */ /******************************************************************************* * CANFD *******************************************************************************/ #define CANFD0_BASE 0x40440000UL #define CANFD0 ((CANFD_Type*) CANFD0_BASE) /* 0x40440000 */ #define CANFD0_CH0 ((CANFD_CH_Type*) &CANFD0->CH[0]) /* 0x40440000 */ #define CANFD0_CH0_M_TTCAN ((CANFD_CH_M_TTCAN_Type*) &CANFD0->CH[0].M_TTCAN) /* 0x40440000 */ /******************************************************************************* * TCPWM *******************************************************************************/ #define TCPWM0_BASE 0x404A0000UL #define TCPWM0 ((TCPWM_Type*) TCPWM0_BASE) /* 0x404A0000 */ #define TCPWM0_GRP0 ((TCPWM_GRP_Type*) &TCPWM0->GRP[0]) /* 0x404A0000 */ #define TCPWM0_GRP1 ((TCPWM_GRP_Type*) &TCPWM0->GRP[1]) /* 0x404A8000 */ #define TCPWM0_GRP0_CNT0 ((TCPWM_GRP_CNT_Type*) &TCPWM0->GRP[0].CNT[0]) /* 0x404A0000 */ #define TCPWM0_GRP0_CNT1 ((TCPWM_GRP_CNT_Type*) &TCPWM0->GRP[0].CNT[1]) /* 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