59 	uint32_t dec_9 = ddr_in32(&ddr->dec[9]);  in bist()
66 	cs0_config = ddr_in32(&ddr->csn_cfg[0]);  in bist()
70 			csn_bnds[i] = ddr_in32(&ddr->bnds[i].a);  in bist()
81 					temp32 = ddr_in32(&ddr->dec[i >> 2U]);  in bist()
92 			map_save = ddr_in32(&ddr->dec[pos >> 2]);  in bist()
111 		mtcr = ddr_in32(&ddr->mtcr);  in bist()
119 	err_detect = ddr_in32(&ddr->err_detect);  in bist()
120 	err_sbe = ddr_in32(&ddr->err_sbe);  in bist()
154 		val = ddr_in32(ddr);  in dump_ddrc()
172 	} while (timeout-- > 0 && ((ddr_in32(ptr) & bits) != 0));  in set_wait_for_bits_clear()
363 	tmp = ddr_in32(&ddr->debug[28]);  in ddrc_set_regs()
380 		tmp = ddr_in32(&ddr->debug[28]);  in ddrc_set_regs()
431 		while (((ddr_in32(&ddr->ddr_dsr2) & 0x4) != 0) &&  in ddrc_set_regs()
438 			       ddr_in32(&ddr->ddr_dsr2));  in ddrc_set_regs()
445 	temp_sdram_cfg = ddr_in32(&ddr->sdram_cfg);  in ddrc_set_regs()
476 	bus_width = 3 - ((ddr_in32(&ddr->sdram_cfg) & SDRAM_CFG_DBW_MASK)  in ddrc_set_regs()
481 	if ((ddr_in32(&ddr->sdram_cfg_2) & SDRAM_CFG2_D_INIT) != 0) {  in ddrc_set_regs()
488 			 ((ddr_in32(&ddr->sdram_cfg_2) & SDRAM_CFG2_D_INIT)) != 0);  in ddrc_set_regs()
491 			if (ddr_in32(&ddr->debug[1]) & 0x3d00) {  in ddrc_set_regs()
493 				      ddr_in32(&ddr->debug[1]));  in ddrc_set_regs()
520 		} while (timeout-- > 0 && ((ddr_in32(&ddr->debug[1]) & 0x2) == 0));  in ddrc_set_regs()
549 	} while (timeout-- > 0 && ((ddr_in32(&ddr->debug[1]) & 0x2) == 0));  in ddrc_set_regs()
553 		tmp = ddr_in32(&ddr->debug[9 + i]);  in ddrc_set_regs()
561 		tmp = ddr_in32(&ddr->debug[13]);  in ddrc_set_regs()
567 	tmp = ddr_in32(&ddr->debug[28]);  in ddrc_set_regs()
578 		if ((ddr_in32(&ddr->debug[1]) &  in ddrc_set_regs()
581 			     ddr_in32(&ddr->debug[1]));  in ddrc_set_regs()