47 #define DMA_INTF(dmax)                  REG32((dmax) + 0x00000000U)    /*!< DMA interrupt flag regi…  argument
48 #define DMA_INTC(dmax)                  REG32((dmax) + 0x00000004U)    /*!< DMA interrupt flag clea…  argument
50 #define DMA_CH0CTL(dmax)                REG32((dmax) + 0x00000008U)    /*!< DMA channel 0 control r…  argument
51 #define DMA_CH0CNT(dmax)                REG32((dmax) + 0x0000000CU)    /*!< DMA channel 0 counter r…  argument
52 #define DMA_CH0PADDR(dmax)              REG32((dmax) + 0x00000010U)    /*!< DMA channel 0 periphera…  argument
53 #define DMA_CH0MADDR(dmax)              REG32((dmax) + 0x00000014U)    /*!< DMA channel 0 memory ba…  argument
55 #define DMA_CH1CTL(dmax)                REG32((dmax) + 0x0000001CU)    /*!< DMA channel 1 control r…  argument
56 #define DMA_CH1CNT(dmax)                REG32((dmax) + 0x00000020U)    /*!< DMA channel 1 counter r…  argument
57 #define DMA_CH1PADDR(dmax)              REG32((dmax) + 0x00000024U)    /*!< DMA channel 1 periphera…  argument
58 #define DMA_CH1MADDR(dmax)              REG32((dmax) + 0x00000028U)    /*!< DMA channel 1 memory ba…  argument
60 #define DMA_CH2CTL(dmax)                REG32((dmax) + 0x00000030U)    /*!< DMA channel 2 control r…  argument
61 #define DMA_CH2CNT(dmax)                REG32((dmax) + 0x00000034U)    /*!< DMA channel 2 counter r…  argument
62 #define DMA_CH2PADDR(dmax)              REG32((dmax) + 0x00000038U)    /*!< DMA channel 2 periphera…  argument
63 #define DMA_CH2MADDR(dmax)              REG32((dmax) + 0x0000003CU)    /*!< DMA channel 2 memory ba…  argument
65 #define DMA_CH3CTL(dmax)                REG32((dmax) + 0x00000044U)    /*!< DMA channel 3 control r…  argument
66 #define DMA_CH3CNT(dmax)                REG32((dmax) + 0x00000048U)    /*!< DMA channel 3 counter r…  argument
67 #define DMA_CH3PADDR(dmax)              REG32((dmax) + 0x0000004CU)    /*!< DMA channel 3 periphera…  argument
68 #define DMA_CH3MADDR(dmax)              REG32((dmax) + 0x00000050U)    /*!< DMA channel 3 memory ba…  argument
70 #define DMA_CH4CTL(dmax)                REG32((dmax) + 0x00000058U)    /*!< DMA channel 4 control r…  argument
71 #define DMA_CH4CNT(dmax)                REG32((dmax) + 0x0000005CU)    /*!< DMA channel 4 counter r…  argument
72 #define DMA_CH4PADDR(dmax)              REG32((dmax) + 0x00000060U)    /*!< DMA channel 4 periphera…  argument
73 #define DMA_CH4MADDR(dmax)              REG32((dmax) + 0x00000064U)    /*!< DMA channel 4 memory ba…  argument
75 #define DMA_CH5CTL(dmax)                REG32((dmax) + 0x0000006CU)    /*!< DMA channel 5 control r…  argument
76 #define DMA_CH5CNT(dmax)                REG32((dmax) + 0x00000070U)    /*!< DMA channel 5 counter r…  argument
77 #define DMA_CH5PADDR(dmax)              REG32((dmax) + 0x00000074U)    /*!< DMA channel 5 periphera…  argument
78 #define DMA_CH5MADDR(dmax)              REG32((dmax) + 0x00000078U)    /*!< DMA channel 5 memory ba…  argument
80 #define DMA_CH6CTL(dmax)                REG32((dmax) + 0x00000080U)    /*!< DMA channel 6 control r…  argument
81 #define DMA_CH6CNT(dmax)                REG32((dmax) + 0x00000084U)    /*!< DMA channel 6 counter r…  argument
82 #define DMA_CH6PADDR(dmax)              REG32((dmax) + 0x00000088U)    /*!< DMA channel 6 periphera…  argument
83 #define DMA_CH6MADDR(dmax)              REG32((dmax) + 0x0000008CU)    /*!< DMA channel 6 memory ba…  argument