48 #define DMA_INTF(dmax)                  REG32((dmax) + 0x00U)   /*!< DMA interrupt flag register */  argument
49 #define DMA_INTC(dmax)                  REG32((dmax) + 0x04U)   /*!< DMA interrupt flag clear regis…  argument
50 #define DMA_CH0CTL(dmax)                REG32((dmax) + 0x08U)   /*!< DMA channel 0 control register…  argument
51 #define DMA_CH0CNT(dmax)                REG32((dmax) + 0x0CU)   /*!< DMA channel 0 counter register…  argument
52 #define DMA_CH0PADDR(dmax)              REG32((dmax) + 0x10U)   /*!< DMA channel 0 peripheral base …  argument
53 #define DMA_CH0MADDR(dmax)              REG32((dmax) + 0x14U)   /*!< DMA channel 0 memory base addr…  argument
54 #define DMA_CH1CTL(dmax)                REG32((dmax) + 0x1CU)   /*!< DMA channel 1 control register…  argument
55 #define DMA_CH1CNT(dmax)                REG32((dmax) + 0x20U)   /*!< DMA channel 1 counter register…  argument
56 #define DMA_CH1PADDR(dmax)              REG32((dmax) + 0x24U)   /*!< DMA channel 1 peripheral base …  argument
57 #define DMA_CH1MADDR(dmax)              REG32((dmax) + 0x28U)   /*!< DMA channel 1 memory base addr…  argument
58 #define DMA_CH2CTL(dmax)                REG32((dmax) + 0x30U)   /*!< DMA channel 2 control register…  argument
59 #define DMA_CH2CNT(dmax)                REG32((dmax) + 0x34U)   /*!< DMA channel 2 counter register…  argument
60 #define DMA_CH2PADDR(dmax)              REG32((dmax) + 0x38U)   /*!< DMA channel 2 peripheral base …  argument
61 #define DMA_CH2MADDR(dmax)              REG32((dmax) + 0x3CU)   /*!< DMA channel 2 memory base addr…  argument
62 #define DMA_CH3CTL(dmax)                REG32((dmax) + 0x44U)   /*!< DMA channel 3 control register…  argument
63 #define DMA_CH3CNT(dmax)                REG32((dmax) + 0x48U)   /*!< DMA channel 3 counter register…  argument
64 #define DMA_CH3PADDR(dmax)              REG32((dmax) + 0x4CU)   /*!< DMA channel 3 peripheral base …  argument
65 #define DMA_CH3MADDR(dmax)              REG32((dmax) + 0x50U)   /*!< DMA channel 3 memory base addr…  argument
66 #define DMA_CH4CTL(dmax)                REG32((dmax) + 0x58U)   /*!< DMA channel 4 control register…  argument
67 #define DMA_CH4CNT(dmax)                REG32((dmax) + 0x5CU)   /*!< DMA channel 4 counter register…  argument
68 #define DMA_CH4PADDR(dmax)              REG32((dmax) + 0x60U)   /*!< DMA channel 4 peripheral base …  argument
69 #define DMA_CH4MADDR(dmax)              REG32((dmax) + 0x64U)   /*!< DMA channel 4 memory base addr…  argument
70 #define DMA_CH5CTL(dmax)                REG32((dmax) + 0x6CU)   /*!< DMA channel 5 control register…  argument
71 #define DMA_CH5CNT(dmax)                REG32((dmax) + 0x70U)   /*!< DMA channel 5 counter register…  argument
72 #define DMA_CH5PADDR(dmax)              REG32((dmax) + 0x74U)   /*!< DMA channel 5 peripheral base …  argument
73 #define DMA_CH5MADDR(dmax)              REG32((dmax) + 0x78U)   /*!< DMA channel 5 memory base addr…  argument
74 #define DMA_CH6CTL(dmax)                REG32((dmax) + 0x80U)   /*!< DMA channel 6 control register…  argument
75 #define DMA_CH6CNT(dmax)                REG32((dmax) + 0x84U)   /*!< DMA channel 6 counter register…  argument
76 #define DMA_CH6PADDR(dmax)              REG32((dmax) + 0x88U)   /*!< DMA channel 6 peripheral base …  argument
77 #define DMA_CH6MADDR(dmax)              REG32((dmax) + 0x8CU)   /*!< DMA channel 6 memory base addr…  argument