Searched refs:pcie_lane (Results 1 – 18 of 18) sorted by relevance
55 uint8_t pcie_lane[MAX_PCIE_CONF]; member
1344 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in navi10_emit_clk_levels()1345 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in navi10_emit_clk_levels()1346 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in navi10_emit_clk_levels()1347 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" : in navi10_emit_clk_levels()1348 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" : in navi10_emit_clk_levels()1349 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "", in navi10_emit_clk_levels()1352 (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ? in navi10_emit_clk_levels()1544 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in navi10_print_clk_levels()1545 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in navi10_print_clk_levels()1546 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in navi10_print_clk_levels()[all …]
1346 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 1) ? "x1" : in sienna_cichlid_print_clk_levels()1347 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 2) ? "x2" : in sienna_cichlid_print_clk_levels()1348 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 3) ? "x4" : in sienna_cichlid_print_clk_levels()1349 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 4) ? "x8" : in sienna_cichlid_print_clk_levels()1350 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 5) ? "x12" : in sienna_cichlid_print_clk_levels()1351 (dpm_context->dpm_tables.pcie_table.pcie_lane[i] == 6) ? "x16" : "", in sienna_cichlid_print_clk_levels()1354 (lane_width == dpm_context->dpm_tables.pcie_table.pcie_lane[i]) ? in sienna_cichlid_print_clk_levels()2113 pcie_table->pcie_lane[0] = max_lane_width; in sienna_cichlid_update_pcie_parameters()2116 pcie_table->pcie_lane[0] = min_lane_width; in sienna_cichlid_update_pcie_parameters()2119 pcie_table->pcie_lane[1] = max_lane_width; in sienna_cichlid_update_pcie_parameters()[all …]
55 uint8_t pcie_lane[ALDEBARAN_MAX_PCIE_CONF]; member
692 pcie_table->pcie_lane[pcie_table->num_of_link_levels] = in smu_v13_0_7_set_default_dpm_table()1253 (pcie_table->pcie_lane[i] == 1) ? "x1" : in smu_v13_0_7_print_clk_levels()1254 (pcie_table->pcie_lane[i] == 2) ? "x2" : in smu_v13_0_7_print_clk_levels()1255 (pcie_table->pcie_lane[i] == 3) ? "x4" : in smu_v13_0_7_print_clk_levels()1256 (pcie_table->pcie_lane[i] == 4) ? "x8" : in smu_v13_0_7_print_clk_levels()1257 (pcie_table->pcie_lane[i] == 5) ? "x12" : in smu_v13_0_7_print_clk_levels()1258 (pcie_table->pcie_lane[i] == 6) ? "x16" : "", in smu_v13_0_7_print_clk_levels()1261 (lane_width == DECODE_LANE_WIDTH(pcie_table->pcie_lane[i])) ? in smu_v13_0_7_print_clk_levels()
703 pcie_table->pcie_lane[pcie_table->num_of_link_levels] = in smu_v13_0_0_set_default_dpm_table()1273 (pcie_table->pcie_lane[i] == 1) ? "x1" : in smu_v13_0_0_print_clk_levels()1274 (pcie_table->pcie_lane[i] == 2) ? "x2" : in smu_v13_0_0_print_clk_levels()1275 (pcie_table->pcie_lane[i] == 3) ? "x4" : in smu_v13_0_0_print_clk_levels()1276 (pcie_table->pcie_lane[i] == 4) ? "x8" : in smu_v13_0_0_print_clk_levels()1277 (pcie_table->pcie_lane[i] == 5) ? "x12" : in smu_v13_0_0_print_clk_levels()1278 (pcie_table->pcie_lane[i] == 6) ? "x16" : "", in smu_v13_0_0_print_clk_levels()1281 (lane_width == DECODE_LANE_WIDTH(pcie_table->pcie_lane[i])) ? in smu_v13_0_0_print_clk_levels()
2437 if (pcie_table->pcie_lane[num_of_levels - 1] < pcie_width_cap) in smu_v13_0_update_pcie_parameters()2438 pcie_width_cap = pcie_table->pcie_lane[num_of_levels - 1]; in smu_v13_0_update_pcie_parameters()2443 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_update_pcie_parameters()2449 if (pcie_table->pcie_lane[i] > pcie_width_cap) in smu_v13_0_update_pcie_parameters()2450 pcie_table->pcie_lane[i] = pcie_width_cap; in smu_v13_0_update_pcie_parameters()2457 smu_pcie_arg |= pcie_table->pcie_lane[i]; in smu_v13_0_update_pcie_parameters()
3477 smu7_ps->performance_levels[i].pcie_lane = data->pcie_gen_performance.max; in smu7_apply_state_adjust_rules()3568 ps->performance_levels[0].pcie_lane = data->vbios_boot_state.pcie_lane_bootup_value; in smu7_dpm_patch_boot_state()3663 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3680 performance_level->pcie_lane = get_pcie_lane_support(data->pcie_lane_cap, in smu7_get_pp_table_entry_callback_func_v1()3747 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3749 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3751 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3753 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()3771 ps->performance_levels[i].pcie_lane) in smu7_get_pp_table_entry_v1()3773 ps->performance_levels[i].pcie_lane; in smu7_get_pp_table_entry_v1()[all …]
58 uint16_t pcie_lane; member
142 uint8_t pcie_lane[MAX_PCIE_CONF]; member
120 uint8_t pcie_lane[MAX_PCIE_CONF]; member
173 uint8_t pcie_lane[MAX_PCIE_CONF]; member
1270 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1273 pcie_table->pcie_lane[i] = (uint8_t)encode_pcie_lane_width( in vega10_setup_default_pcie_table()1566 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[i]; in vega10_populate_smc_link_levels()1579 pp_table->PcieLaneCount[i] = pcie_table->pcie_lane[j]; in vega10_populate_smc_link_levels()
98 uint8_t pcie_lane[MAX_PCIE_CONF]; member
86 uint8_t pcie_lane[MAX_PCIE_CONF]; member
43 u16 pcie_lane; member
3737 state->performance_levels[0].pcie_lane, in ci_trim_dpm_states()3739 state->performance_levels[high_limit_count].pcie_lane); in ci_trim_dpm_states()5454 pl->pcie_lane = r600_get_pcie_lane_support(rdev, in ci_parse_pplib_clock_info()5473 pl->pcie_lane = pi->vbios_boot_state.pcie_lane_bootup_value; in ci_parse_pplib_clock_info()5483 if (pi->pcie_lane_powersaving.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5484 pi->pcie_lane_powersaving.max = pl->pcie_lane; in ci_parse_pplib_clock_info()5485 if (pi->pcie_lane_powersaving.min > pl->pcie_lane) in ci_parse_pplib_clock_info()5486 pi->pcie_lane_powersaving.min = pl->pcie_lane; in ci_parse_pplib_clock_info()5494 if (pi->pcie_lane_performance.max < pl->pcie_lane) in ci_parse_pplib_clock_info()5495 pi->pcie_lane_performance.max = pl->pcie_lane; in ci_parse_pplib_clock_info()[all …]
382 phys = <&pcie_lane>;431 phys = <&pcie_lane>;462 pcie_lane: lanes@1c06000 { label
