1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* Marvell RVU Admin Function driver 3 * 4 * Copyright (C) 2018 Marvell. 5 * 6 */ 7 8 #ifndef RVU_STRUCT_H 9 #define RVU_STRUCT_H 10 11 /* RVU Block revision IDs */ 12 #define RVU_BLK_RVUM_REVID 0x01 13 14 #define RVU_MULTI_BLK_VER 0x7ULL 15 16 /* RVU Block Address Enumeration */ 17 enum rvu_block_addr_e { 18 BLKADDR_RVUM = 0x0ULL, 19 BLKADDR_LMT = 0x1ULL, 20 BLKADDR_MSIX = 0x2ULL, 21 BLKADDR_NPA = 0x3ULL, 22 BLKADDR_NIX0 = 0x4ULL, 23 BLKADDR_NIX1 = 0x5ULL, 24 BLKADDR_NPC = 0x6ULL, 25 BLKADDR_SSO = 0x7ULL, 26 BLKADDR_SSOW = 0x8ULL, 27 BLKADDR_TIM = 0x9ULL, 28 BLKADDR_CPT0 = 0xaULL, 29 BLKADDR_CPT1 = 0xbULL, 30 BLKADDR_NDC_NIX0_RX = 0xcULL, 31 BLKADDR_NDC_NIX0_TX = 0xdULL, 32 BLKADDR_NDC_NPA0 = 0xeULL, 33 BLKADDR_NDC_NIX1_RX = 0x10ULL, 34 BLKADDR_NDC_NIX1_TX = 0x11ULL, 35 BLKADDR_APR = 0x16ULL, 36 BLK_COUNT = 0x17ULL, 37 }; 38 39 /* RVU Block Type Enumeration */ 40 enum rvu_block_type_e { 41 BLKTYPE_RVUM = 0x0, 42 BLKTYPE_MSIX = 0x1, 43 BLKTYPE_LMT = 0x2, 44 BLKTYPE_NIX = 0x3, 45 BLKTYPE_NPA = 0x4, 46 BLKTYPE_NPC = 0x5, 47 BLKTYPE_SSO = 0x6, 48 BLKTYPE_SSOW = 0x7, 49 BLKTYPE_TIM = 0x8, 50 BLKTYPE_CPT = 0x9, 51 BLKTYPE_NDC = 0xa, 52 BLKTYPE_MAX = 0xa, 53 }; 54 55 /* RVU Admin function Interrupt Vector Enumeration */ 56 enum rvu_af_int_vec_e { 57 RVU_AF_INT_VEC_POISON = 0x0, 58 RVU_AF_INT_VEC_PFFLR = 0x1, 59 RVU_AF_INT_VEC_PFME = 0x2, 60 RVU_AF_INT_VEC_GEN = 0x3, 61 RVU_AF_INT_VEC_MBOX = 0x4, 62 RVU_AF_INT_VEC_CNT = 0x5, 63 }; 64 65 /* NPA Admin function Interrupt Vector Enumeration */ 66 enum npa_af_int_vec_e { 67 NPA_AF_INT_VEC_RVU = 0x0, 68 NPA_AF_INT_VEC_GEN = 0x1, 69 NPA_AF_INT_VEC_AQ_DONE = 0x2, 70 NPA_AF_INT_VEC_AF_ERR = 0x3, 71 NPA_AF_INT_VEC_POISON = 0x4, 72 NPA_AF_INT_VEC_CNT = 0x5, 73 }; 74 75 /* NIX Admin function Interrupt Vector Enumeration */ 76 enum nix_af_int_vec_e { 77 NIX_AF_INT_VEC_RVU = 0x0, 78 NIX_AF_INT_VEC_GEN = 0x1, 79 NIX_AF_INT_VEC_AQ_DONE = 0x2, 80 NIX_AF_INT_VEC_AF_ERR = 0x3, 81 NIX_AF_INT_VEC_POISON = 0x4, 82 NIX_AF_INT_VEC_CNT = 0x5, 83 }; 84 85 /** 86 * RVU PF Interrupt Vector Enumeration 87 */ 88 enum rvu_pf_int_vec_e { 89 RVU_PF_INT_VEC_VFFLR0 = 0x0, 90 RVU_PF_INT_VEC_VFFLR1 = 0x1, 91 RVU_PF_INT_VEC_VFME0 = 0x2, 92 RVU_PF_INT_VEC_VFME1 = 0x3, 93 RVU_PF_INT_VEC_VFPF_MBOX0 = 0x4, 94 RVU_PF_INT_VEC_VFPF_MBOX1 = 0x5, 95 RVU_PF_INT_VEC_AFPF_MBOX = 0x6, 96 RVU_PF_INT_VEC_CNT = 0x7, 97 }; 98 99 /* NPA admin queue completion enumeration */ 100 enum npa_aq_comp { 101 NPA_AQ_COMP_NOTDONE = 0x0, 102 NPA_AQ_COMP_GOOD = 0x1, 103 NPA_AQ_COMP_SWERR = 0x2, 104 NPA_AQ_COMP_CTX_POISON = 0x3, 105 NPA_AQ_COMP_CTX_FAULT = 0x4, 106 NPA_AQ_COMP_LOCKERR = 0x5, 107 }; 108 109 /* NPA admin queue context types */ 110 enum npa_aq_ctype { 111 NPA_AQ_CTYPE_AURA = 0x0, 112 NPA_AQ_CTYPE_POOL = 0x1, 113 }; 114 115 /* NPA admin queue instruction opcodes */ 116 enum npa_aq_instop { 117 NPA_AQ_INSTOP_NOP = 0x0, 118 NPA_AQ_INSTOP_INIT = 0x1, 119 NPA_AQ_INSTOP_WRITE = 0x2, 120 NPA_AQ_INSTOP_READ = 0x3, 121 NPA_AQ_INSTOP_LOCK = 0x4, 122 NPA_AQ_INSTOP_UNLOCK = 0x5, 123 }; 124 125 /* ALLOC/FREE input queues Enumeration from coprocessors */ 126 enum npa_inpq { 127 NPA_INPQ_NIX0_RX = 0x0, 128 NPA_INPQ_NIX0_TX = 0x1, 129 NPA_INPQ_NIX1_RX = 0x2, 130 NPA_INPQ_NIX1_TX = 0x3, 131 NPA_INPQ_SSO = 0x4, 132 NPA_INPQ_TIM = 0x5, 133 NPA_INPQ_DPI = 0x6, 134 NPA_INPQ_AURA_OP = 0xe, 135 NPA_INPQ_INTERNAL_RSV = 0xf, 136 }; 137 138 /* NPA admin queue instruction structure */ 139 struct npa_aq_inst_s { 140 u64 op : 4; /* W0 */ 141 u64 ctype : 4; 142 u64 lf : 9; 143 u64 reserved_17_23 : 7; 144 u64 cindex : 20; 145 u64 reserved_44_62 : 19; 146 u64 doneint : 1; 147 u64 res_addr; /* W1 */ 148 }; 149 150 /* NPA admin queue result structure */ 151 struct npa_aq_res_s { 152 u64 op : 4; /* W0 */ 153 u64 ctype : 4; 154 u64 compcode : 8; 155 u64 doneint : 1; 156 u64 reserved_17_63 : 47; 157 u64 reserved_64_127; /* W1 */ 158 }; 159 160 struct npa_aura_s { 161 u64 pool_addr; /* W0 */ 162 u64 ena : 1; /* W1 */ 163 u64 reserved_65 : 2; 164 u64 pool_caching : 1; 165 u64 pool_way_mask : 16; 166 u64 avg_con : 9; 167 u64 reserved_93 : 1; 168 u64 pool_drop_ena : 1; 169 u64 aura_drop_ena : 1; 170 u64 bp_ena : 2; 171 u64 reserved_98_103 : 6; 172 u64 aura_drop : 8; 173 u64 shift : 6; 174 u64 reserved_118_119 : 2; 175 u64 avg_level : 8; 176 u64 count : 36; /* W2 */ 177 u64 reserved_164_167 : 4; 178 u64 nix0_bpid : 9; 179 u64 reserved_177_179 : 3; 180 u64 nix1_bpid : 9; 181 u64 reserved_189_191 : 3; 182 u64 limit : 36; /* W3 */ 183 u64 reserved_228_231 : 4; 184 u64 bp : 8; 185 u64 reserved_241_243 : 3; 186 u64 fc_be : 1; 187 u64 fc_ena : 1; 188 u64 fc_up_crossing : 1; 189 u64 fc_stype : 2; 190 u64 fc_hyst_bits : 4; 191 u64 reserved_252_255 : 4; 192 u64 fc_addr; /* W4 */ 193 u64 pool_drop : 8; /* W5 */ 194 u64 update_time : 16; 195 u64 err_int : 8; 196 u64 err_int_ena : 8; 197 u64 thresh_int : 1; 198 u64 thresh_int_ena : 1; 199 u64 thresh_up : 1; 200 u64 reserved_363 : 1; 201 u64 thresh_qint_idx : 7; 202 u64 reserved_371 : 1; 203 u64 err_qint_idx : 7; 204 u64 reserved_379_383 : 5; 205 u64 thresh : 36; /* W6*/ 206 u64 rsvd_423_420 : 4; 207 u64 fc_msh_dst : 11; 208 u64 reserved_435_447 : 13; 209 u64 reserved_448_511; /* W7 */ 210 }; 211 212 struct npa_pool_s { 213 u64 stack_base; /* W0 */ 214 u64 ena : 1; 215 u64 nat_align : 1; 216 u64 reserved_66_67 : 2; 217 u64 stack_caching : 1; 218 u64 reserved_70_71 : 3; 219 u64 stack_way_mask : 16; 220 u64 buf_offset : 12; 221 u64 reserved_100_103 : 4; 222 u64 buf_size : 11; 223 u64 reserved_115_127 : 13; 224 u64 stack_max_pages : 32; 225 u64 stack_pages : 32; 226 u64 op_pc : 48; 227 u64 reserved_240_255 : 16; 228 u64 stack_offset : 4; 229 u64 reserved_260_263 : 4; 230 u64 shift : 6; 231 u64 reserved_270_271 : 2; 232 u64 avg_level : 8; 233 u64 avg_con : 9; 234 u64 fc_ena : 1; 235 u64 fc_stype : 2; 236 u64 fc_hyst_bits : 4; 237 u64 fc_up_crossing : 1; 238 u64 fc_be : 1; 239 u64 reserved_298_299 : 2; 240 u64 update_time : 16; 241 u64 reserved_316_319 : 4; 242 u64 fc_addr; /* W5 */ 243 u64 ptr_start; /* W6 */ 244 u64 ptr_end; /* W7 */ 245 u64 reserved_512_535 : 24; 246 u64 err_int : 8; 247 u64 err_int_ena : 8; 248 u64 thresh_int : 1; 249 u64 thresh_int_ena : 1; 250 u64 thresh_up : 1; 251 u64 reserved_555 : 1; 252 u64 thresh_qint_idx : 7; 253 u64 reserved_563 : 1; 254 u64 err_qint_idx : 7; 255 u64 reserved_571_575 : 5; 256 u64 thresh : 36; 257 u64 rsvd_615_612 : 4; 258 u64 fc_msh_dst : 11; 259 u64 reserved_627_639 : 13; 260 u64 reserved_640_703; /* W10 */ 261 u64 reserved_704_767; /* W11 */ 262 u64 reserved_768_831; /* W12 */ 263 u64 reserved_832_895; /* W13 */ 264 u64 reserved_896_959; /* W14 */ 265 u64 reserved_960_1023; /* W15 */ 266 }; 267 268 /* NIX admin queue completion status */ 269 enum nix_aq_comp { 270 NIX_AQ_COMP_NOTDONE = 0x0, 271 NIX_AQ_COMP_GOOD = 0x1, 272 NIX_AQ_COMP_SWERR = 0x2, 273 NIX_AQ_COMP_CTX_POISON = 0x3, 274 NIX_AQ_COMP_CTX_FAULT = 0x4, 275 NIX_AQ_COMP_LOCKERR = 0x5, 276 NIX_AQ_COMP_SQB_ALLOC_FAIL = 0x6, 277 }; 278 279 /* NIX admin queue context types */ 280 enum nix_aq_ctype { 281 NIX_AQ_CTYPE_RQ = 0x0, 282 NIX_AQ_CTYPE_SQ = 0x1, 283 NIX_AQ_CTYPE_CQ = 0x2, 284 NIX_AQ_CTYPE_MCE = 0x3, 285 NIX_AQ_CTYPE_RSS = 0x4, 286 NIX_AQ_CTYPE_DYNO = 0x5, 287 NIX_AQ_CTYPE_BANDPROF = 0x6, 288 }; 289 290 /* NIX admin queue instruction opcodes */ 291 enum nix_aq_instop { 292 NIX_AQ_INSTOP_NOP = 0x0, 293 NIX_AQ_INSTOP_INIT = 0x1, 294 NIX_AQ_INSTOP_WRITE = 0x2, 295 NIX_AQ_INSTOP_READ = 0x3, 296 NIX_AQ_INSTOP_LOCK = 0x4, 297 NIX_AQ_INSTOP_UNLOCK = 0x5, 298 }; 299 300 /* NIX admin queue instruction structure */ 301 struct nix_aq_inst_s { 302 u64 op : 4; 303 u64 ctype : 4; 304 u64 lf : 9; 305 u64 reserved_17_23 : 7; 306 u64 cindex : 20; 307 u64 reserved_44_62 : 19; 308 u64 doneint : 1; 309 u64 res_addr; /* W1 */ 310 }; 311 312 /* NIX admin queue result structure */ 313 struct nix_aq_res_s { 314 u64 op : 4; 315 u64 ctype : 4; 316 u64 compcode : 8; 317 u64 doneint : 1; 318 u64 reserved_17_63 : 47; 319 u64 reserved_64_127; /* W1 */ 320 }; 321 322 /* NIX Completion queue context structure */ 323 struct nix_cq_ctx_s { 324 u64 base; 325 u64 rsvd_64_67 : 4; 326 u64 bp_ena : 1; 327 u64 rsvd_69_71 : 3; 328 u64 bpid : 9; 329 u64 rsvd_81_83 : 3; 330 u64 qint_idx : 7; 331 u64 cq_err : 1; 332 u64 cint_idx : 7; 333 u64 avg_con : 9; 334 u64 wrptr : 20; 335 u64 tail : 20; 336 u64 head : 20; 337 u64 avg_level : 8; 338 u64 update_time : 16; 339 u64 bp : 8; 340 u64 drop : 8; 341 u64 drop_ena : 1; 342 u64 ena : 1; 343 u64 rsvd_210_211 : 2; 344 u64 substream : 20; 345 u64 caching : 1; 346 u64 rsvd_233_235 : 3; 347 u64 qsize : 4; 348 u64 cq_err_int : 8; 349 u64 cq_err_int_ena : 8; 350 }; 351 352 /* CN10K NIX Receive queue context structure */ 353 struct nix_cn10k_rq_ctx_s { 354 u64 ena : 1; 355 u64 sso_ena : 1; 356 u64 ipsech_ena : 1; 357 u64 ena_wqwd : 1; 358 u64 cq : 20; 359 u64 rsvd_36_24 : 13; 360 u64 lenerr_dis : 1; 361 u64 csum_il4_dis : 1; 362 u64 csum_ol4_dis : 1; 363 u64 len_il4_dis : 1; 364 u64 len_il3_dis : 1; 365 u64 len_ol4_dis : 1; 366 u64 len_ol3_dis : 1; 367 u64 wqe_aura : 20; 368 u64 spb_aura : 20; 369 u64 lpb_aura : 20; 370 u64 sso_grp : 10; 371 u64 sso_tt : 2; 372 u64 pb_caching : 2; 373 u64 wqe_caching : 1; 374 u64 xqe_drop_ena : 1; 375 u64 spb_drop_ena : 1; 376 u64 lpb_drop_ena : 1; 377 u64 pb_stashing : 1; 378 u64 ipsecd_drop_ena : 1; 379 u64 chi_ena : 1; 380 u64 rsvd_127_125 : 3; 381 u64 band_prof_id : 10; /* W2 */ 382 u64 rsvd_138 : 1; 383 u64 policer_ena : 1; 384 u64 spb_sizem1 : 6; 385 u64 wqe_skip : 2; 386 u64 rsvd_150_148 : 3; 387 u64 spb_ena : 1; 388 u64 lpb_sizem1 : 12; 389 u64 first_skip : 7; 390 u64 rsvd_171 : 1; 391 u64 later_skip : 6; 392 u64 xqe_imm_size : 6; 393 u64 rsvd_189_184 : 6; 394 u64 xqe_imm_copy : 1; 395 u64 xqe_hdr_split : 1; 396 u64 xqe_drop : 8; /* W3 */ 397 u64 xqe_pass : 8; 398 u64 wqe_pool_drop : 8; 399 u64 wqe_pool_pass : 8; 400 u64 spb_aura_drop : 8; 401 u64 spb_aura_pass : 8; 402 u64 spb_pool_drop : 8; 403 u64 spb_pool_pass : 8; 404 u64 lpb_aura_drop : 8; /* W4 */ 405 u64 lpb_aura_pass : 8; 406 u64 lpb_pool_drop : 8; 407 u64 lpb_pool_pass : 8; 408 u64 rsvd_291_288 : 4; 409 u64 rq_int : 8; 410 u64 rq_int_ena : 8; 411 u64 qint_idx : 7; 412 u64 rsvd_319_315 : 5; 413 u64 ltag : 24; /* W5 */ 414 u64 good_utag : 8; 415 u64 bad_utag : 8; 416 u64 flow_tagw : 6; 417 u64 ipsec_vwqe : 1; 418 u64 vwqe_ena : 1; 419 u64 vwqe_wait : 8; 420 u64 max_vsize_exp : 4; 421 u64 vwqe_skip : 2; 422 u64 rsvd_383_382 : 2; 423 u64 octs : 48; /* W6 */ 424 u64 rsvd_447_432 : 16; 425 u64 pkts : 48; /* W7 */ 426 u64 rsvd_511_496 : 16; 427 u64 drop_octs : 48; /* W8 */ 428 u64 rsvd_575_560 : 16; 429 u64 drop_pkts : 48; /* W9 */ 430 u64 rsvd_639_624 : 16; 431 u64 re_pkts : 48; /* W10 */ 432 u64 rsvd_703_688 : 16; 433 u64 rsvd_767_704; /* W11 */ 434 u64 rsvd_831_768; /* W12 */ 435 u64 rsvd_895_832; /* W13 */ 436 u64 rsvd_959_896; /* W14 */ 437 u64 rsvd_1023_960; /* W15 */ 438 }; 439 440 /* CN10K NIX Send queue context structure */ 441 struct nix_cn10k_sq_ctx_s { 442 u64 ena : 1; 443 u64 qint_idx : 6; 444 u64 substream : 20; 445 u64 sdp_mcast : 1; 446 u64 cq : 20; 447 u64 sqe_way_mask : 16; 448 u64 smq : 10; /* W1 */ 449 u64 cq_ena : 1; 450 u64 xoff : 1; 451 u64 sso_ena : 1; 452 u64 smq_rr_weight : 14; 453 u64 default_chan : 12; 454 u64 sqb_count : 16; 455 u64 rsvd_120_119 : 2; 456 u64 smq_rr_count_lb : 7; 457 u64 smq_rr_count_ub : 25; /* W2 */ 458 u64 sqb_aura : 20; 459 u64 sq_int : 8; 460 u64 sq_int_ena : 8; 461 u64 sqe_stype : 2; 462 u64 rsvd_191 : 1; 463 u64 max_sqe_size : 2; /* W3 */ 464 u64 cq_limit : 8; 465 u64 lmt_dis : 1; 466 u64 mnq_dis : 1; 467 u64 smq_next_sq : 20; 468 u64 smq_lso_segnum : 8; 469 u64 tail_offset : 6; 470 u64 smenq_offset : 6; 471 u64 head_offset : 6; 472 u64 smenq_next_sqb_vld : 1; 473 u64 smq_pend : 1; 474 u64 smq_next_sq_vld : 1; 475 u64 rsvd_255_253 : 3; 476 u64 next_sqb : 64; /* W4 */ 477 u64 tail_sqb : 64; /* W5 */ 478 u64 smenq_sqb : 64; /* W6 */ 479 u64 smenq_next_sqb : 64; /* W7 */ 480 u64 head_sqb : 64; /* W8 */ 481 u64 rsvd_583_576 : 8; /* W9 */ 482 u64 vfi_lso_total : 18; 483 u64 vfi_lso_sizem1 : 3; 484 u64 vfi_lso_sb : 8; 485 u64 vfi_lso_mps : 14; 486 u64 vfi_lso_vlan0_ins_ena : 1; 487 u64 vfi_lso_vlan1_ins_ena : 1; 488 u64 vfi_lso_vld : 1; 489 u64 rsvd_639_630 : 10; 490 u64 scm_lso_rem : 18; /* W10 */ 491 u64 rsvd_703_658 : 46; 492 u64 octs : 48; /* W11 */ 493 u64 rsvd_767_752 : 16; 494 u64 pkts : 48; /* W12 */ 495 u64 rsvd_831_816 : 16; 496 u64 rsvd_895_832 : 64; /* W13 */ 497 u64 dropped_octs : 48; 498 u64 rsvd_959_944 : 16; 499 u64 dropped_pkts : 48; 500 u64 rsvd_1023_1008 : 16; 501 }; 502 503 /* NIX Receive queue context structure */ 504 struct nix_rq_ctx_s { 505 u64 ena : 1; 506 u64 sso_ena : 1; 507 u64 ipsech_ena : 1; 508 u64 ena_wqwd : 1; 509 u64 cq : 20; 510 u64 substream : 20; 511 u64 wqe_aura : 20; 512 u64 spb_aura : 20; 513 u64 lpb_aura : 20; 514 u64 sso_grp : 10; 515 u64 sso_tt : 2; 516 u64 pb_caching : 2; 517 u64 wqe_caching : 1; 518 u64 xqe_drop_ena : 1; 519 u64 spb_drop_ena : 1; 520 u64 lpb_drop_ena : 1; 521 u64 rsvd_127_122 : 6; 522 u64 rsvd_139_128 : 12; /* W2 */ 523 u64 spb_sizem1 : 6; 524 u64 wqe_skip : 2; 525 u64 rsvd_150_148 : 3; 526 u64 spb_ena : 1; 527 u64 lpb_sizem1 : 12; 528 u64 first_skip : 7; 529 u64 rsvd_171 : 1; 530 u64 later_skip : 6; 531 u64 xqe_imm_size : 6; 532 u64 rsvd_189_184 : 6; 533 u64 xqe_imm_copy : 1; 534 u64 xqe_hdr_split : 1; 535 u64 xqe_drop : 8; /* W3*/ 536 u64 xqe_pass : 8; 537 u64 wqe_pool_drop : 8; 538 u64 wqe_pool_pass : 8; 539 u64 spb_aura_drop : 8; 540 u64 spb_aura_pass : 8; 541 u64 spb_pool_drop : 8; 542 u64 spb_pool_pass : 8; 543 u64 lpb_aura_drop : 8; /* W4 */ 544 u64 lpb_aura_pass : 8; 545 u64 lpb_pool_drop : 8; 546 u64 lpb_pool_pass : 8; 547 u64 rsvd_291_288 : 4; 548 u64 rq_int : 8; 549 u64 rq_int_ena : 8; 550 u64 qint_idx : 7; 551 u64 rsvd_319_315 : 5; 552 u64 ltag : 24; /* W5 */ 553 u64 good_utag : 8; 554 u64 bad_utag : 8; 555 u64 flow_tagw : 6; 556 u64 rsvd_383_366 : 18; 557 u64 octs : 48; /* W6 */ 558 u64 rsvd_447_432 : 16; 559 u64 pkts : 48; /* W7 */ 560 u64 rsvd_511_496 : 16; 561 u64 drop_octs : 48; /* W8 */ 562 u64 rsvd_575_560 : 16; 563 u64 drop_pkts : 48; /* W9 */ 564 u64 rsvd_639_624 : 16; 565 u64 re_pkts : 48; /* W10 */ 566 u64 rsvd_703_688 : 16; 567 u64 rsvd_767_704; /* W11 */ 568 u64 rsvd_831_768; /* W12 */ 569 u64 rsvd_895_832; /* W13 */ 570 u64 rsvd_959_896; /* W14 */ 571 u64 rsvd_1023_960; /* W15 */ 572 }; 573 574 /* NIX sqe sizes */ 575 enum nix_maxsqesz { 576 NIX_MAXSQESZ_W16 = 0x0, 577 NIX_MAXSQESZ_W8 = 0x1, 578 }; 579 580 /* NIX SQB caching type */ 581 enum nix_stype { 582 NIX_STYPE_STF = 0x0, 583 NIX_STYPE_STT = 0x1, 584 NIX_STYPE_STP = 0x2, 585 }; 586 587 /* NIX Send queue context structure */ 588 struct nix_sq_ctx_s { 589 u64 ena : 1; 590 u64 qint_idx : 6; 591 u64 substream : 20; 592 u64 sdp_mcast : 1; 593 u64 cq : 20; 594 u64 sqe_way_mask : 16; 595 u64 smq : 9; 596 u64 cq_ena : 1; 597 u64 xoff : 1; 598 u64 sso_ena : 1; 599 u64 smq_rr_quantum : 24; 600 u64 default_chan : 12; 601 u64 sqb_count : 16; 602 u64 smq_rr_count : 25; 603 u64 sqb_aura : 20; 604 u64 sq_int : 8; 605 u64 sq_int_ena : 8; 606 u64 sqe_stype : 2; 607 u64 rsvd_191 : 1; 608 u64 max_sqe_size : 2; 609 u64 cq_limit : 8; 610 u64 lmt_dis : 1; 611 u64 mnq_dis : 1; 612 u64 smq_next_sq : 20; 613 u64 smq_lso_segnum : 8; 614 u64 tail_offset : 6; 615 u64 smenq_offset : 6; 616 u64 head_offset : 6; 617 u64 smenq_next_sqb_vld : 1; 618 u64 smq_pend : 1; 619 u64 smq_next_sq_vld : 1; 620 u64 rsvd_255_253 : 3; 621 u64 next_sqb : 64;/* W4 */ 622 u64 tail_sqb : 64;/* W5 */ 623 u64 smenq_sqb : 64;/* W6 */ 624 u64 smenq_next_sqb : 64;/* W7 */ 625 u64 head_sqb : 64;/* W8 */ 626 u64 rsvd_583_576 : 8; 627 u64 vfi_lso_total : 18; 628 u64 vfi_lso_sizem1 : 3; 629 u64 vfi_lso_sb : 8; 630 u64 vfi_lso_mps : 14; 631 u64 vfi_lso_vlan0_ins_ena : 1; 632 u64 vfi_lso_vlan1_ins_ena : 1; 633 u64 vfi_lso_vld : 1; 634 u64 rsvd_639_630 : 10; 635 u64 scm_lso_rem : 18; 636 u64 rsvd_703_658 : 46; 637 u64 octs : 48; 638 u64 rsvd_767_752 : 16; 639 u64 pkts : 48; 640 u64 rsvd_831_816 : 16; 641 u64 rsvd_895_832 : 64;/* W13 */ 642 u64 dropped_octs : 48; 643 u64 rsvd_959_944 : 16; 644 u64 dropped_pkts : 48; 645 u64 rsvd_1023_1008 : 16; 646 }; 647 648 /* NIX Receive side scaling entry structure*/ 649 struct nix_rsse_s { 650 uint32_t rq : 20; 651 uint32_t reserved_20_31 : 12; 652 653 }; 654 655 /* NIX receive multicast/mirror entry structure */ 656 struct nix_rx_mce_s { 657 uint64_t op : 2; 658 uint64_t rsvd_2 : 1; 659 uint64_t eol : 1; 660 uint64_t index : 20; 661 uint64_t rsvd_31_24 : 8; 662 uint64_t pf_func : 16; 663 uint64_t next : 16; 664 }; 665 666 enum nix_band_prof_layers { 667 BAND_PROF_LEAF_LAYER = 0, 668 BAND_PROF_INVAL_LAYER = 1, 669 BAND_PROF_MID_LAYER = 2, 670 BAND_PROF_TOP_LAYER = 3, 671 BAND_PROF_NUM_LAYERS = 4, 672 }; 673 674 enum NIX_RX_BAND_PROF_ACTIONRESULT_E { 675 NIX_RX_BAND_PROF_ACTIONRESULT_PASS = 0x0, 676 NIX_RX_BAND_PROF_ACTIONRESULT_DROP = 0x1, 677 NIX_RX_BAND_PROF_ACTIONRESULT_RED = 0x2, 678 }; 679 680 enum nix_band_prof_pc_mode { 681 NIX_RX_PC_MODE_VLAN = 0, 682 NIX_RX_PC_MODE_DSCP = 1, 683 NIX_RX_PC_MODE_GEN = 2, 684 NIX_RX_PC_MODE_RSVD = 3, 685 }; 686 687 /* NIX ingress policer bandwidth profile structure */ 688 struct nix_bandprof_s { 689 uint64_t pc_mode : 2; /* W0 */ 690 uint64_t icolor : 2; 691 uint64_t tnl_ena : 1; 692 uint64_t reserved_5_7 : 3; 693 uint64_t peir_exponent : 5; 694 uint64_t reserved_13_15 : 3; 695 uint64_t pebs_exponent : 5; 696 uint64_t reserved_21_23 : 3; 697 uint64_t cir_exponent : 5; 698 uint64_t reserved_29_31 : 3; 699 uint64_t cbs_exponent : 5; 700 uint64_t reserved_37_39 : 3; 701 uint64_t peir_mantissa : 8; 702 uint64_t pebs_mantissa : 8; 703 uint64_t cir_mantissa : 8; 704 uint64_t cbs_mantissa : 8; /* W1 */ 705 uint64_t lmode : 1; 706 uint64_t l_sellect : 3; 707 uint64_t rdiv : 4; 708 uint64_t adjust_exponent : 5; 709 uint64_t reserved_85_86 : 2; 710 uint64_t adjust_mantissa : 9; 711 uint64_t gc_action : 2; 712 uint64_t yc_action : 2; 713 uint64_t rc_action : 2; 714 uint64_t meter_algo : 2; 715 uint64_t band_prof_id : 7; 716 uint64_t reserved_111_118 : 8; 717 uint64_t hl_en : 1; 718 uint64_t reserved_120_127 : 8; 719 uint64_t ts : 48; /* W2 */ 720 uint64_t reserved_176_191 : 16; 721 uint64_t pe_accum : 32; /* W3 */ 722 uint64_t c_accum : 32; 723 uint64_t green_pkt_pass : 48; /* W4 */ 724 uint64_t reserved_304_319 : 16; 725 uint64_t yellow_pkt_pass : 48; /* W5 */ 726 uint64_t reserved_368_383 : 16; 727 uint64_t red_pkt_pass : 48; /* W6 */ 728 uint64_t reserved_432_447 : 16; 729 uint64_t green_octs_pass : 48; /* W7 */ 730 uint64_t reserved_496_511 : 16; 731 uint64_t yellow_octs_pass : 48; /* W8 */ 732 uint64_t reserved_560_575 : 16; 733 uint64_t red_octs_pass : 48; /* W9 */ 734 uint64_t reserved_624_639 : 16; 735 uint64_t green_pkt_drop : 48; /* W10 */ 736 uint64_t reserved_688_703 : 16; 737 uint64_t yellow_pkt_drop : 48; /* W11 */ 738 uint64_t reserved_752_767 : 16; 739 uint64_t red_pkt_drop : 48; /* W12 */ 740 uint64_t reserved_816_831 : 16; 741 uint64_t green_octs_drop : 48; /* W13 */ 742 uint64_t reserved_880_895 : 16; 743 uint64_t yellow_octs_drop : 48; /* W14 */ 744 uint64_t reserved_944_959 : 16; 745 uint64_t red_octs_drop : 48; /* W15 */ 746 uint64_t reserved_1008_1023 : 16; 747 }; 748 749 enum nix_lsoalg { 750 NIX_LSOALG_NOP, 751 NIX_LSOALG_ADD_SEGNUM, 752 NIX_LSOALG_ADD_PAYLEN, 753 NIX_LSOALG_ADD_OFFSET, 754 NIX_LSOALG_TCP_FLAGS, 755 }; 756 757 enum nix_txlayer { 758 NIX_TXLAYER_OL3, 759 NIX_TXLAYER_OL4, 760 NIX_TXLAYER_IL3, 761 NIX_TXLAYER_IL4, 762 }; 763 764 struct nix_lso_format { 765 u64 offset : 8; 766 u64 layer : 2; 767 u64 rsvd_10_11 : 2; 768 u64 sizem1 : 2; 769 u64 rsvd_14_15 : 2; 770 u64 alg : 3; 771 u64 rsvd_19_63 : 45; 772 }; 773 774 struct nix_rx_flowkey_alg { 775 u64 key_offset :6; 776 u64 ln_mask :1; 777 u64 fn_mask :1; 778 u64 hdr_offset :8; 779 u64 bytesm1 :5; 780 u64 lid :3; 781 u64 reserved_24_24 :1; 782 u64 ena :1; 783 u64 sel_chan :1; 784 u64 ltype_mask :4; 785 u64 ltype_match :4; 786 u64 reserved_35_63 :29; 787 }; 788 789 /* NIX VTAG size */ 790 enum nix_vtag_size { 791 VTAGSIZE_T4 = 0x0, 792 VTAGSIZE_T8 = 0x1, 793 }; 794 795 enum nix_tx_vtag_op { 796 NOP = 0x0, 797 VTAG_INSERT = 0x1, 798 VTAG_REPLACE = 0x2, 799 }; 800 801 /* NIX RX VTAG actions */ 802 #define VTAG_STRIP BIT_ULL(4) 803 #define VTAG_CAPTURE BIT_ULL(5) 804 805 #endif /* RVU_STRUCT_H */ 806
