305 static inline u32 appl_readl(struct tegra_pcie_dw *pcie, const u32 reg)  in appl_readl()  function
377 	status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0);  in tegra_pcie_rp_irq_handler()
379 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0);  in tegra_pcie_rp_irq_handler()
384 			val = appl_readl(pcie, APPL_CAR_RESET_OVRD);  in tegra_pcie_rp_irq_handler()
388 			val = appl_readl(pcie, APPL_CAR_RESET_OVRD);  in tegra_pcie_rp_irq_handler()
399 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_8_0);  in tegra_pcie_rp_irq_handler()
425 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_18);  in tegra_pcie_rp_irq_handler()
468 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_hot_rst_done()
504 		val = appl_readl(pcie, APPL_LTR_MSG_2);  in tegra_pcie_ep_irq_thread()
510 			val = appl_readl(pcie, APPL_LTR_MSG_2);  in tegra_pcie_ep_irq_thread()
530 	status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0);  in tegra_pcie_ep_hard_irq()
532 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0);  in tegra_pcie_ep_hard_irq()
539 			link_status = appl_readl(pcie, APPL_LINK_STATUS);  in tegra_pcie_ep_hard_irq()
551 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_15);  in tegra_pcie_ep_hard_irq()
740 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_system_interrupts()
745 		val = appl_readl(pcie, APPL_INTR_EN_L1_0_0);  in tegra_pcie_enable_system_interrupts()
751 		val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_system_interrupts()
755 		val = appl_readl(pcie, APPL_INTR_EN_L1_18);  in tegra_pcie_enable_system_interrupts()
780 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_legacy_interrupts()
785 	val = appl_readl(pcie, APPL_INTR_EN_L1_8_0);  in tegra_pcie_enable_legacy_interrupts()
801 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_msi_interrupts()
976 	val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_start_link()
983 	val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_start_link()
988 	val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_start_link()
1005 		val = appl_readl(pcie, APPL_DEBUG);  in tegra_pcie_dw_start_link()
1008 		tmp = appl_readl(pcie, APPL_LINK_STATUS);  in tegra_pcie_dw_start_link()
1018 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_start_link()
1426 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_config_controller()
1450 	val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_config_controller()
1453 	val = appl_readl(pcie, APPL_CFG_MISC);  in tegra_pcie_config_controller()
1464 		val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_config_controller()
1471 		val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_config_controller()
1569 	val = appl_readl(pcie, APPL_RADM_STATUS);  in tegra_pcie_try_link_l2()
1606 		data = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_pme_turnoff()
1632 	data = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_pme_turnoff()
1709 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_assert()
1817 	val = appl_readl(pcie, APPL_DM_TYPE);  in pex_ep_event_pex_rst_deassert()
1824 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_deassert()
1829 	val = appl_readl(pcie, APPL_CFG_MISC);  in pex_ep_event_pex_rst_deassert()
1834 	val = appl_readl(pcie, APPL_PINMUX);  in pex_ep_event_pex_rst_deassert()
1846 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in pex_ep_event_pex_rst_deassert()
1852 	val = appl_readl(pcie, APPL_INTR_EN_L1_0_0);  in pex_ep_event_pex_rst_deassert()
1911 		val = appl_readl(pcie, APPL_LTR_MSG_2);  in pex_ep_event_pex_rst_deassert()
1917 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_deassert()
2325 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_suspend_late()
2395 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_resume_early()