135 #define XIIC_CR_REG_OFFSET   (0x00 + XIIC_REG_OFFSET)	/* Control Register   */  macro
459 	xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK);  in xiic_reinit()
462 	xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_ENABLE_DEVICE_MASK);  in xiic_reinit()
484 	cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_deinit()
485 	xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr & ~XIIC_CR_ENABLE_DEVICE_MASK);  in xiic_deinit()
556 		xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));  in xiic_read_rx()
579 			cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_read_rx()
580 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr |  in xiic_read_rx()
587 				cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_read_rx()
588 				xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr &  in xiic_read_rx()
593 			cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_read_rx()
594 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr &  in xiic_read_rx()
648 				cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_fill_tx_fifo()
649 				xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr &  in xiic_fill_tx_fifo()
694 		xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));  in xiic_process()
885 		xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));  in xiic_start_recv()
940 		cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_start_recv()
962 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, (cr |  in xiic_start_recv()
979 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, (cr |  in xiic_start_recv()
985 			xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));  in xiic_start_recv()
1011 		xiic_getreg8(i2c, XIIC_CR_REG_OFFSET));  in xiic_start_send()
1047 		cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_start_send()
1050 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, (cr |  in xiic_start_send()
1065 			cr = xiic_getreg8(i2c, XIIC_CR_REG_OFFSET);  in xiic_start_send()
1066 			xiic_setreg8(i2c, XIIC_CR_REG_OFFSET, cr |  in xiic_start_send()
1298 	xiic_setreg32(i2c, XIIC_CR_REG_OFFSET, XIIC_CR_TX_FIFO_RESET_MASK);  in xiic_i2c_probe()