Lines Matching +full:24 +full:- +full:9
1 /* SPDX-License-Identifier: GPL-2.0
3 * mt8186-reg.h -- Mediatek 8186 audio driver reg definition
39 #define PDN_ADC_SFT 24
40 #define PDN_ADC_MASK_SFT BIT(24)
53 #define PDN_24M_SFT 9
54 #define PDN_24M_MASK_SFT BIT(9)
141 #define DL6_ON_SFT 9
142 #define DL6_ON_MASK_SFT BIT(9)
215 #define I2S3_UPDATE_WORD_SFT 24
216 #define I2S3_UPDATE_WORD_MASK_SFT GENMASK(28, 24)
364 #define PCM_TX_LR_SWAP_SFT 24
365 #define PCM_TX_LR_SWAP_MASK_SFT BIT(24)
384 #define PCM_SYNC_LENGTH_SFT 9
385 #define PCM_SYNC_LENGTH_MASK_SFT GENMASK(13, 9)
426 #define PCM2_TX_FIX_VALUE_SFT 24
427 #define PCM2_TX_FIX_VALUE_MASK_SFT GENMASK(31, 24)
524 #define DL_2_OUTPUT_SEL_CTL_SFT 24
525 #define DL_2_OUTPUT_SEL_CTL_MASK_SFT GENMASK(25, 24)
538 #define DL2_ARAMPSP_CTL_PRE_SFT 9
539 #define DL2_ARAMPSP_CTL_PRE_MASK_SFT GENMASK(10, 9)
567 #define UL_DMIC_PHASE_SEL_CH2_SFT 24
568 #define UL_DMIC_PHASE_SEL_CH2_MASK_SFT GENMASK(26, 24)
584 #define UL_IIRMODE_CTL_MASK_SFT GENMASK(9, 7)
609 #define C_AMP_DIV_CH1_CTL_SFT 9
610 #define C_AMP_DIV_CH1_CTL_MASK_SFT GENMASK(11, 9)
620 #define ADDA_UL_GAIN_MODE_MASK_SFT GENMASK(9, 8)
655 #define R_W_SEL_SFT 24
656 #define R_W_SEL_MASK_SFT BIT(24)
699 #define DL_FIFO_START_POINT_SFT 24
700 #define DL_FIFO_START_POINT_MASK_SFT GENMASK(26, 24)
715 #define AUD_SDM_MONO_SFT 9
716 #define AUD_SDM_MONO_MASK_SFT BIT(9)
729 #define MUTE_SW_CH1_SFT 24
731 #define MUTE_SW_CH1_MASK_SFT BIT(24)
776 #define DL1_MODE_SFT 24
778 #define DL1_MODE_MASK_SFT GENMASK(27, 24)
805 #define DL2_MODE_SFT 24
807 #define DL2_MODE_MASK_SFT GENMASK(27, 24)
834 #define DL3_MODE_SFT 24
836 #define DL3_MODE_MASK_SFT GENMASK(27, 24)
863 #define DL4_MODE_SFT 24
865 #define DL4_MODE_MASK_SFT GENMASK(27, 24)
892 #define DL5_MODE_SFT 24
894 #define DL5_MODE_MASK_SFT GENMASK(27, 24)
921 #define DL6_MODE_SFT 24
923 #define DL6_MODE_MASK_SFT GENMASK(27, 24)
950 #define DL7_MODE_SFT 24
952 #define DL7_MODE_MASK_SFT GENMASK(27, 24)
979 #define DL8_MODE_SFT 24
981 #define DL8_MODE_MASK_SFT GENMASK(27, 24)
1008 #define DL12_MODE_SFT 24
1010 #define DL12_MODE_MASK_SFT GENMASK(27, 24)
1040 #define AWB_MODE_SFT 24
1042 #define AWB_MODE_MASK_SFT GENMASK(27, 24)
1046 #define AWB_R_MONO_SFT 9
1048 #define AWB_R_MONO_MASK_SFT BIT(9)
1066 #define AWB2_MODE_SFT 24
1068 #define AWB2_MODE_MASK_SFT GENMASK(27, 24)
1072 #define AWB2_R_MONO_SFT 9
1074 #define AWB2_R_MONO_MASK_SFT BIT(9)
1092 #define VUL_MODE_SFT 24
1094 #define VUL_MODE_MASK_SFT GENMASK(27, 24)
1098 #define VUL_R_MONO_SFT 9
1100 #define VUL_R_MONO_MASK_SFT BIT(9)
1118 #define VUL12_MODE_SFT 24
1120 #define VUL12_MODE_MASK_SFT GENMASK(27, 24)
1127 #define VUL12_R_MONO_SFT 9
1129 #define VUL12_R_MONO_MASK_SFT BIT(9)
1147 #define VUL2_MODE_SFT 24
1149 #define VUL2_MODE_MASK_SFT GENMASK(27, 24)
1153 #define VUL2_R_MONO_SFT 9
1155 #define VUL2_R_MONO_MASK_SFT BIT(9)
1173 #define VUL3_MODE_SFT 24
1175 #define VUL3_MODE_MASK_SFT GENMASK(27, 24)
1179 #define VUL3_R_MONO_SFT 9
1181 #define VUL3_R_MONO_MASK_SFT BIT(9)
1199 #define VUL4_MODE_SFT 24
1201 #define VUL4_MODE_MASK_SFT GENMASK(27, 24)
1205 #define VUL4_R_MONO_SFT 9
1207 #define VUL4_R_MONO_MASK_SFT BIT(9)
1225 #define VUL5_MODE_SFT 24
1227 #define VUL5_MODE_MASK_SFT GENMASK(27, 24)
1231 #define VUL5_R_MONO_SFT 9
1233 #define VUL5_R_MONO_MASK_SFT BIT(9)
1251 #define VUL6_MODE_SFT 24
1253 #define VUL6_MODE_MASK_SFT GENMASK(27, 24)
1257 #define VUL6_R_MONO_SFT 9
1259 #define VUL6_R_MONO_MASK_SFT BIT(9)
1277 #define DAI_MODE_SFT 24
1279 #define DAI_MODE_MASK_SFT GENMASK(25, 24)
1303 #define MOD_DAI_MODE_SFT 24
1305 #define MOD_DAI_MODE_MASK_SFT GENMASK(25, 24)
1329 #define DAI2_MODE_SFT 24
1331 #define DAI2_MODE_MASK_SFT GENMASK(27, 24)
1372 #define IRQ24_MCU_ON_SFT 24
1374 #define IRQ24_MCU_ON_MASK_SFT BIT(24)
1417 #define IRQ9_MCU_ON_SFT 9
1419 #define IRQ9_MCU_ON_MASK_SFT BIT(9)
1452 #define IRQ6_MCU_MODE_SFT 24
1454 #define IRQ6_MCU_MODE_MASK_SFT GENMASK(27, 24)
1478 #define IRQ14_MCU_MODE_SFT 24
1480 #define IRQ14_MCU_MODE_MASK_SFT GENMASK(27, 24)
1504 #define IRQ22_MCU_MODE_SFT 24
1506 #define IRQ22_MCU_MODE_MASK_SFT GENMASK(27, 24)
1544 #define IRQ24_MCU_CLR_SFT 24
1545 #define IRQ24_MCU_CLR_MASK_SFT BIT(24)
1574 #define IRQ9_MCU_CLR_SFT 9
1575 #define IRQ9_MCU_CLR_MASK_SFT BIT(9)
1603 #define IRQ24_MCU_EN_SFT 24
1618 #define IRQ9_MCU_EN_SFT 9
1637 #define IRQ24_MCU_SCP_EN_SFT 24
1652 #define IRQ9_MCU_SCP_EN_SFT 9
1671 #define IRQ24_MCU_DSP_EN_SFT 24
1686 #define IRQ9_MCU_DSP_EN_SFT 9
1914 #define ETDM_IN1_CON1_REG_INITIAL_POINT_MASK_SFT GENMASK(9, 5)
1941 #define ETDM_IN1_CON2_REG_UPDATE_GAP_MASK_SFT GENMASK(9, 5)
1967 #define ETDM_IN_CON2_MULTI_IP_CH(x) (((x) - 1) << 15)
1989 #define ETDM_IN1_CON3_REG_DISABLE_OUT_9_SFT 9
1990 #define ETDM_IN1_CON3_REG_DISABLE_OUT_9_MASK_SFT BIT(9)
2008 #define ETDM_IN1_CON3_REG_CNT_UPPER_LIMIT_MASK_SFT GENMASK(24, 19)
2023 #define ETDM_IN1_CON4_REG_REPACK_WORD_LENGTH_SFT 9
2024 #define ETDM_IN1_CON4_REG_REPACK_WORD_LENGTH_MASK_SFT GENMASK(10, 9)
2038 #define ETDM_IN1_CON4_REG_RELATCH_1X_EN_SEL_MASK_SFT GENMASK(24, 20)
2071 #define ETDM_IN1_CON5_REG_ODD_FLAG_EN_9_SFT 9
2072 #define ETDM_IN1_CON5_REG_ODD_FLAG_EN_9_MASK_SFT BIT(9)
2101 #define ETDM_IN1_CON5_REG_LR_SWAP_8_SFT 24
2102 #define ETDM_IN1_CON5_REG_LR_SWAP_8_MASK_SFT BIT(24)
2135 #define ETDM_IN1_CON8_REG_AFIFO_AUTO_RESET_DIS_SFT 9
2136 #define ETDM_IN1_CON8_REG_AFIFO_AUTO_RESET_DIS_MASK_SFT BIT(9)